Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones

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Browsing Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones by Subject "130Nm"

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    Development of a 130nm digital standard cell library
    (Universidad Industrial de Santander, 2015) Sierra Pérez, Julián Humberto; Amaya Palacio, José Alejandro; Gómez Ortiz, Héctor Iván
    Se propone el diseño de un conjunto de celdas digitales estándar incluidas dentro de una librería para aplicaciones de alta frecuencia en tecnología CMOS de 130nm. La librería cuenta con trece circuitos digitales los cuales son ocho compuertas de lógica combinacional, tres flip-flops para lógica secuencial y dos estructuras de optimización de circuitos integrados. Dos Flip-flops para operar en frecuencias sobre los 4.45 GHz. Comúnmente estas arquitecturas son usadas para bajo consumo y frecuencia de reloj moderada, pero en este trabajo se plantea un diseño de estas para alta velocidad con un incremento relativo en la potencia consumida. Se usa una estrategia de iteración para calcular las dimensiones del transistor para alcanzar la frecuencia de operación requerida. Las celdas diseñadas pueden ser usadas para diseñar sistemas digitales complejos de alta velocidad. El flujo de diseño usado incluye la selección del tamaño de los transistores, esquemáticos, implementación layout y simulaciones post-layout. Además se presenta un ejemplo de síntesis digital con las celdas estándar propuestas. Para realizar una comparación relativa entre los flip-flops diseñados, este trabajo usa una figura de mérito (FOM) en unidades de pW/Hz. Los Flip-flops de alta frecuencia TSPC y SA presentan una FOM de 0.2392 pW/Hz y 1.0126 pW/Hz -gate Based
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    Study of electromigration and ir-drop effects for chip reliability
    (Universidad Industrial de Santander, 2016) Lozano Carvajal, Juan Pablo; Hernandez Herrera, Hugo Pablo; Roa Fuentes, Elkim Felipe
    Una metodología para analizar los efectos generados por la Electromigración (EM) y el IR-drop en tecnología CMOS 130nm TSMC se llevó a cabo en este trabajo. La metodología implementada evita el sobredimensionamiento de la vista layout en los circuitos diseñados y reduce el tiempo de trabajo utilizado para arreglar sus defectos. Circuitos analógicos, digitales y de señal mezclada fueron analizados mostrando en el layout las estructuras del circuito donde los defectos por EM y IR-drop son críticos. Entre las soluciones más comunes utilizadas en este trabajo para solucionar los defectos encontrados en la vista layout de los circuitos analizados están. La modificación de la geometría de las interconexiones con niveles de densidad de corriente superiores a los permitidos por el Foundry; La reducción en las tensiones de alimentación para evitar niveles elevados de densidad de corriente sacrificando rendimiento del circuito y la reducción en la frecuencia de operación de los circuitos electrónicos que no permiten modificar la geometría de las interconexiones por falta de espacio libre y/o por incumplimiento de las reglas de diseño. Los resultados presentados indican que la metodología implementada es muy eficiente detectando los cuellos de botella con defectos, garantizando la integridad eléctrica del chip producido durante largo tiempo de operación y un amplio uso.