Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)Amaya Beltrán, Andrés FelipeRoa Fuentes, Elkim FelipeChacon Sanchez, Eder Zamir2024-03-0320182024-03-0320182018https://noesis.uis.edu.co/handle/20.500.14071/37831Este artículo presenta el diseño de un convertidor digital a analógico (DAC) de 12 bits basado en una arquitectura capacitiva diferencial (CDAC) con split-capacitor construido mediante el arreglo de un capacitor en paralelo con dos capacitores en serie de valor unitario. El DAC se implementó utilizando una tecnología CMOS estándar de 180 nm. Se usaron capacitores de metal-óxido-metal (MOM) para implementar un diseño interdigitado con distribución centroide común y capacitores dummy para reducir el acoplamiento y los efectos de desajuste. Se aplica un método de calibración mediante asignación de una palabra digital con capacidad de ser modificada según sea conveniente para mejorar el error de DNL existente, la calibración utiliza una máquina de estados finitos y un banco de condensadores adicionales ubicados en el lado del bit menos significativo del diseño con una resolución de un cuarto de capacitor unitario. Las simulaciones post-layout muestran una no linealidad integral y diferencial menor que 1 LSB respectivamente, a una frecuencia de muestreo de 10 MHz. El circuito diseñado ocupa un área total de 0.0544mm2 (160µm X 340µm), con un consumo actual de 3.046µA. El DAC se puede utilizar para fines de trimming y calibración de circuitos analógicos de señal mixta en aplicaciones de Sistemas en Chip (SoC).application/pdfspahttp://creativecommons.org/licenses/by/4.0/Error DnlCondensador DivisorCondensador UnitarioCalibraciónDacCondensador Mom.Universidad Industrial de SantanderTesis/Trabajo de grado - Monografía - PregradoUniversidad Industrial de Santanderhttps://noesis.uis.edu.coSplit-CapacitorDnl ErrorUnit CapacitorCalibrationDacMom Capacitorinfo:eu-repo/semantics/openAccessAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)