Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)Roa Fuentes, Elkim FelipeGomez Ortiz, Hector IvanDuran Blanco, Ckristian Ricardo Esteban2024-03-0320172024-03-0320172017https://noesis.uis.edu.co/handle/20.500.14071/37627La quinta generación de procesadores con Set de Instrucciones de Cómputo Reducido (RISC-V por sus siglas en inglés) han presentado un numero gránde de ventajas en comparación a los procesadores de Set de Instrucciones de Cómputo Complejo (CISC por sus siglas en inglés) durante los últimos años. En este trabajo una completa implementación y diseño de un microcontrolador de 32-bits en 130nm totalmente sintetizable es presentada. Este es el primer microcontrolador ofreciendo el set de instrucciones de código abierto RISC-V montado através de buses AXI4-Lite y APB para procesos de comunicación. El microcontrolador contiene una RAM de 4kB, una interfaz SPI esclabo AXI para verificación, y una interfaz SPI esclavo APB para comprobar el correcto funcionamiento del puente APB. Todos los periféricos son controlados por un procesador RISC-V y una interfaz SPI maestro AXI que es usada para programar el dispositivo y comprobar el flujo de datos através de todos los esclavos. Una densidad total de potencia es -V tiene una -bits probado y medido, usado como una plataforma de código abierto para el Internet de las Cosas es presentado. El Sistema en Chip (SoC por sus síglas en inglés) ocupa una area de 2.1mm x 2.1mm en una tecnología de 130nm CMOS. El SoC ha sido probado a una máxima velocidad de 160MHz. Este es el primer microcontrolador de 32-bit probado en silicio con un núcleo RISC-V.application/pdfspahttp://creativecommons.org/licenses/by/4.0/MicrocontroladorProcesadorRisc-VCmosArquitecturaComputadoresUniversidad Industrial de SantanderTesis/Trabajo de grado - Monografía - MaestriaUniversidad Industrial de Santanderhttps://noesis.uis.edu.coMicrocontrollerProcessorRisc-VCmosArchitectureComputersinfo:eu-repo/semantics/openAccessAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)