Atribución-SinDerivadas 2.5 Colombia (CC BY-ND 2.5 CO)Ardila Ochoa, Javier FerneyFernández Martínez, Daniel José2024-11-152024-11-152024-11-132024-11-13https://noesis.uis.edu.co/handle/20.500.14071/44747El grupo de investigacion Onchip est ´ a motivado para explorar sistemas de enlaces de alta velocidad. ´ Estos sistemas requieren la implementacion circuital de transmisores y receptores, los cuales utilizan ´ circuitos como el Phase-Locked Loop (PLL) o el Clock and Data Recovery (CDR) para serializar y deserializar los datos, ya que estos se encargan de generar y recuperar la senal de reloj mediante un ˜ Voltage-Controlled Oscillator (VCO). Este proyecto plantea una metodolog´ıa de diseno para un VCO en 28 nm, la cual se pone a prueba ˜ con el diseno de un ejemplar para una aplicaci ˜ on de comunicaciones ´ opticas dentro de un CDR. Esta ´ metodolog´ıa se compone principalmente de un diagrama de flujo cuyo objetivo es ajustar de manera optima el punto de operaci ´ on del VCO para, de esta forma, conseguir un buen desempe ´ no en todas y ˜ cada una de las especificaciones. Luego del proceso de diseno, se realiza una comparaci ˜ on con otros ´ disenos publicados en el estado del arte. ˜ Esta metodolog´ıa simplifica el trabajo del disenador y tambi ˜ en podr ´ ´ıa ser automatizada mediante un algoritmo. Al ingresar las especificaciones del diseno, el algoritmo realizar ˜ ´ıa el proceso y generar´ıa un diseno final de forma autom ˜ atica.application/pdfenginfo:eu-repo/semantics/openAccessVCOMetodologia de diseñoRuido de faseConsumo de potenciaSintonizacion discretaUniversidad Industrial de SantanderTesis/Trabajo de grado - Monografía - PregradoUniversidad Industrial de Santanderhttps://noesis.uis.edu.coVCODesign MethodologyPhase NoisePower ConsumptionDiscrete Tuninghttp://purl.org/coar/access_right/c_abf2info:eu-repo/semantics/openAccessAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)