Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)Amaya Palacio, José AlejandroGómez Ortiz, Héctor IvánSierra Pérez, Julián Humberto2024-03-0320152024-03-0320152015https://noesis.uis.edu.co/handle/20.500.14071/32578Se propone el diseño de un conjunto de celdas digitales estándar incluidas dentro de una librería para aplicaciones de alta frecuencia en tecnología CMOS de 130nm. La librería cuenta con trece circuitos digitales los cuales son ocho compuertas de lógica combinacional, tres flip-flops para lógica secuencial y dos estructuras de optimización de circuitos integrados. Dos Flip-flops para operar en frecuencias sobre los 4.45 GHz. Comúnmente estas arquitecturas son usadas para bajo consumo y frecuencia de reloj moderada, pero en este trabajo se plantea un diseño de estas para alta velocidad con un incremento relativo en la potencia consumida. Se usa una estrategia de iteración para calcular las dimensiones del transistor para alcanzar la frecuencia de operación requerida. Las celdas diseñadas pueden ser usadas para diseñar sistemas digitales complejos de alta velocidad. El flujo de diseño usado incluye la selección del tamaño de los transistores, esquemáticos, implementación layout y simulaciones post-layout. Además se presenta un ejemplo de síntesis digital con las celdas estándar propuestas. Para realizar una comparación relativa entre los flip-flops diseñados, este trabajo usa una figura de mérito (FOM) en unidades de pW/Hz. Los Flip-flops de alta frecuencia TSPC y SA presentan una FOM de 0.2392 pW/Hz y 1.0126 pW/Hz -gate Basedapplication/pdfspahttp://creativecommons.org/licenses/by/4.0/Celdas Digitales130NmCompuertas DigitalesFlip-FlopCircuitos Integrados.Universidad Industrial de SantanderTesis/Trabajo de grado - Monografía - PregradoUniversidad Industrial de Santanderhttps://noesis.uis.edu.coStandard Cell130NmCmosDigital GatesFlip-FlopStrong ArmTspcAsic.info:eu-repo/semantics/openAccessAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)