Técnicas de diseño para mitigar el impacto de las variaciones PVT en circuitos nanométricos - Amaya Beltrán, Andrés Felipe (Universidad Industrial de Santander, 2020)
El impacto de las variaciones del proceso de fabricación, la temperatura de operación y la tensión de alimentación (PVT) en el rendimiento de Systems-on-Chip (SoC) generalmente se mitiga mediante algoritmos de calibración. Estos algoritmos (ejecutados generalmente en segundo plano) utilizan datos de sen-sors PVT para ajustar la operación a expensas de hardware adicional, latencia y consumo de energía. Este trabajo presenta tres técnicas de diseño novedosas y de baja complejidad para reducir la incidencia de variaciones PVT globales, locales y aleatorias en el rendimiento de un SoC. La primera alternativa aborda la calibración de offset en ecualizadores de retroalimentación de decisión (DFE), utilizados en en-laces seriales. El offset se detecta en el dominio de fase utilizando un detector de fase en la salida del comparador. Esta detección permite eliminar la conexión clásica de modo común en la entrada del comparador. El método permite la implementación de una calibración sobre la marcha sin afectar la carga en la ruta de la señal. La segunda técnica consiste en un algoritmo de calibración para ajustar la no linealidad diferencial (DNL) en convertidores digital-analógico capacitivo. El algoritmo reduce la necesidad de conectar la matriz capacitiva a Vcm mientras se calibra, lo que reduce la complejidad del circuito, la potencia y el consumo de área. La tercera técnica se concentra en mejorar la robustez de la estabilidad de los reguladores lineales. La estabilidad de frecuencia se ve mejorada por dos aspectos: un compensador de Adelanto-atraso, y un esquema adaptativo para la corriente de polarización y el tamaño del transistor de potencia. El compensador se implementa usando la resistencia en serie equivalente del capacitor externo. Además, una estimación de subimpulso realizada por el detector de brown-out de unidades de administración de energía convencionales establece la corriente de polarización y el tamaño del transistor de paso.
Design techniques to mitigate the impact of pvt varia-tions on nanometer circuits
Keywords: Reducción de offset; Variaciones PVT; Calibración de DNL; Regulador de tensión; Conversión de datos; Offset Reduction; PVT Variations; DNL Calibration; Voltage Regulator; Data Conversion