Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)Roa Fuentes, Elkim FelipeGomez Ortiz, Hector IvanRamirez Vera, Wilmer Daniel2024-03-0320162024-03-0320162016https://noesis.uis.edu.co/handle/20.500.14071/35100Este proyecto presenta un sistema de verificación digital que utiliza la Metodología Universal de Verificación (UVM) para una memoria síncrona y dinámica de acceso aleatorio (SDRAM) de 32 bits con una velocidad de reloj 800 MHz que varía en tamaños de 4, 6 u 8 Gb. Aunque la industria ha estado adoptando rápidamente a UVM como metodología de verificación para sistemas sobre chips (SoCs), la literatura académica carece de ejemplos detallados de la arquitectura de una verificación de propiedad intelectual (VIP) basada en UVM. El trabajo propuesto presenta arquitectura y operaciones no encontradas en la literatura para la verificación de una memoria LPDDR3. El sistema de verificación que se presenta comprueba la transferencia de datos de una SDRAM de alta velocidad descrita en Verilog, mediante técnicas aleatorias de generación de estímulos, herramientas de cobertura guiada y análisis automático utilizando UVM-SystemVerilog. El sistema de verificación propuesto se describe utilizando características de programación orientada a objetos (OOP), el modelado de nivel de transacción (TLM) y SystemVerilog. Además, dentro del sistema propuesto, se presenta una interfaz de memoria adaptada para funcionar como una interfaz virtual que cumple el protocolo de comunicación de la LPDDR3 y permite una comunicación estable con la memoria. El VIP basado en UVM implementado presenta características de código reutilizables y modulares que se pueden adaptar para una futura implementación de un VIP para una memoria LPDDR4. Los resultados presentados se obtuvieron a partir de pruebas realizadas en una LPDDR3 de 4GB.application/pdfspahttp://creativecommons.org/licenses/by/4.0/MicroelectrónicaLpddr3UvmSoc Verification.Universidad Industrial de Santanderhttp://purl.org/coar/version/c_b1a7d7d4d402bcceUniversidad Industrial de Santanderhttps://noesis.uis.edu.coThis project presents a digital verification system using the Universal Verification Methodology (UVM) for a 32- bit LPDDR3 Synchronous Dynamic Random-Access Memory (SDRAM) clocked at 800MHz that ranges in sizes of 46or 8 Gb. Althoughindustry has been rapidly adopting UVM as a verification methodology for System-on-chip (SoC)academic literature lacks detailed examples of the architecture of a UVM-based Verification Intellectual Property (VIP). The proposed work presents architecture and operations not found in the literature for the verification of an LPDDR3 memory. The verification system to be presented checks the data transfer of a high-speed SDRAM described in Verilogby random stimulus generation techniquescoverage-driven and automate analysis tools written using UVM-SystemVerilog. The proposed verification system is described using objects oriented programming (OOP)transaction-level modeling (TLM)and SystemVerilog features. In additionwithin the proposed systema memory interface adapted to work as a virtual interface that complies the LPDDR3 handshaking and allows a stable communication with the memory is presentedshowing its architecture and operation. The implemented UVM-based VIP presents reusable and modular code features that can be adapted for a future LPDDR4 VIP implementation. The presented results were obtained from tests performed on a 4 GB LPDDR3 version.info:eu-repo/semantics/openAccessAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)