Doctorado en Ingeniería: Área Ingeniería Electrónica

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Browsing Doctorado en Ingeniería: Área Ingeniería Electrónica by browse.metadata.advisor "Roa Fuentes, Élkim Felipe"

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    Circuitos y técnicas de diseño para seguridad de la información en un sistema integrado
    (Universidad Industrial de Santander, 2019) Gómez Ortiz, Héctor Iván; Roa Fuentes, Élkim Felipe; Reyes Torres, Óscar Mauricio; Núñez de Villavicencio Martínez, Luis Alberto; Núñez de Villavicencio Martínez, Luis Alberto; Lamos Díaz, Henry; Lamos Díaz, Henry; Amaya Palacio, José Alejandro; Amaya Palacio, José Alejandro; Chacón Rodríguez, Alfonso; Arnaud, Alfredo
    La tendencia al aumento de dispositivos electrónicos interconectados crea varios desafíos técnicos. Uno de ellos es garantizar la privacidad de la información, considerando como la información podría extenderse a través de diferentes canales antes de llegar a su destino final. La garantía de privacidad implica diferentes primitivas de seguridad de hardware / software, como la generación y el establecimiento de claves. Estas dos primitivas desempeñan un papel funda-mental, ya que las operaciones en cualquier algoritmo criptográfico se basan en claves de alta calidad y en el establecimiento de una clave de sesión, o tener una clave secreta común. La protección de la propiedad intelectual es otra preocupación de la industria actual; el acceso físico a los dispositivos permite un escenario ideal para desarrollar ingeniería inversa. La ingeniería inversa podría conducir a la extracción sin la autorización adecuada de funcionalidades o datos confidenciales que podrían usarse para explotar vulnerabilidades y obtener acceso restringido, o para realizar ataques sofisticados. Este trabajo presenta tres contribuciones probadas en el área de seguridad de la información a nivel de circuito abordando los desafíos mencionados anteriormente. La primera contribución comprueba la implementación de un establecimiento de clave ligero con una función de cambio de clave rápido, donde se proponen dos implementaciones a nivel de circuito para acelerar la función de cambio de clave y proporcionar ofuscación. La segunda contribuci´on se enfoca en generadores de verdaderos números aleatorios (TRNG) totalmente sintetizables para la generación de claves de costo bajo. Presentamos dos nuevas arquitecturas para TRNG totalmente sintetizadas junto con un método para captar la entropía, utilizando dos fuentes de entropía, considerando que un avance reciente prueba que la extracción de números verdaderamente aleatorios requiere más de una fuente de entropía. La tercera contribuci´on propone una técnica para evitar la ingeniería inversa mediante el uso de la ofuscación a nivel de layout. Finalmente, más allá del alcance del trabajo propuesto, también abordamos un problema de seguridad en las memorias DRAM. Algunos chips DRAM modernos experimentan el llamado error de martilleo de filas que permite infracciones de seguridad. Para contrarrestar este ataque desarrollamos una estrategia novedosa a nivel de hardware para mitigar los ataques de martilleo de filas basados en una celda ficticia. La estructura propuesta ofrece un mecanismo de alerta para activar las operaciones de actualización del controlador de memoria, evitando el cambio de bits o la perdida de información, mientras se realiza un ataque de martilleo de filas.
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    Clock and Data Recovery Techniques for Integrated High-Speed Interfaces
    (Universidad Industrial de Santander, 2021) Ardila Ochoa, Javier Ferney; Roa Fuentes, Élkim Felipe; Amaya Palacio, José Alejandro; Ortega Boada, Homero; Ávila, Alba Graciela; Palermo, Samuel
    La demanda de ancho de banda y el aumento gradual de la densidad de pines en los sistemas electrónicos han impulsado las interconexiones eléctricas y ópticas hacia una mayor tasa de transferencia. Desde dispositivos electrónicos portátiles hasta supercomputadoras, el ancho de banda de comunicación de datos por cable también debe crecer para evitar limitar la escala de rendimiento de estos sistemas. En este trabajo se explora el impacto y modelado de las pérdidas de canal en los sistemas de comunicación serial de alta velocidad, específicamente en los circuitos de recuperación de reloj y datos (CDR). Se presenta y se define una metodología de diseño para los circuitos CDR dentro de las interfaces de comunicación de alta velocidad. Además, se propone el método XCALG como alternativa para la adaptación de la ganancia de lazo en estos sistemas CDR. El principio básico es el uso de la función de correlación cruzada. Las propiedades de filtrado de la densidad espectral de potencia cruzada permiten la adaptación mientras mantienen un margen de fase apropiado en el sistema. Las principales ventajas y limitaciones de esta técnica sobre las tradicionales que utilizan autocorrelación son discutidas. Lo anterior es implementado mediante la fabricación de un circuito integrado en una tecnología CMOS de 0.18um.
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    Design techniques to mitigate the impact of pvt-variations in nanometer circuits
    (Universidad Industrial de Santander, 2020) Amaya Beltrán, Andrés Felipe; Roa Fuentes, Élkim Felipe
    El impacto de las variaciones del proceso de fabricaci ón, la temperatura de operaci ón y la tensi ón de alimentación (PVT) en el rendimiento de Systems-on- Chip (SoC) generalmente se mitiga mediante algoritmos de calibraci ón. Estos algoritmos (ejecutados generalmente en segundo plano) utilizan datos de sensors PVT para ajustar la operaci ón a expensas de hardware adicional, latencia y consumo de energía. Este trabajo presenta tres t écnicas de diseño novedosas y de baja complejidad para reducir la incidencia de variaciones PVT globales, locales y aleatorias en el rendimiento de un SoC. La primera alternativa aborda la calibraci ón de offset en ecualizadores de retroalimentaci ón de decisi ón (DFE), utilizados en enlaces seriales. El offset se detecta en el dominio de fase utilizando un detector de fase en la salida del comparador. Esta detección permite eliminar la conexi ón cl ásica de modo común en la entrada del comparador. El método permite la implementación de una calibraci ón sobre la marcha sin afectar la carga en la ruta de la se˜ nal. La segunda t écnica consiste en un algoritmo de calibraci ón para ajustar la no linealidad diferencial (DNL) en convertidores digital-anal ógico capacitivo. El algoritmo reduce la necesidad de conectar la matriz capacitiva a Vcm mientras se calibra, lo que reduce la complejidad del circuito, la potencia y el consumo de área. La tercera t écnica se concentra en mejorar la robustez de la estabilidad de los reguladores lineales. La estabilidad de frecuencia se ve mejorada por dos aspectos: un compensador de Adelanto-atraso, y un esquema adaptativo para la corriente de polarizaci ón y el tamaño del transistor de potencia. El compensador se implementa usando la resistencia en serie equivalente del capacitor externo. Además, una estimación de subimpulso realizada por el detector de brown-out de unidades de administraci ón de energía convencionales establece la corriente de polarizaci ón y el tamaño del transistor de paso.
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    Técnicas de diseño para mitigar el impacto de las variaciones PVT en circuitos nanométricos
    (Universidad Industrial de Santander, 2020) Amaya Beltrán, Andrés Felipe; Roa Fuentes, Élkim Felipe; Reyes Torres, Óscar Mauricio; Amaya Palacio, José Alejandro; Pertuz Arroyo, Said David; Chacón Rodríguez, Alfonso; Eslava Garzón, Johan Sebastián
    El impacto de las variaciones del proceso de fabricación, la temperatura de operación y la tensión de alimentación (PVT) en el rendimiento de Systems-on-Chip (SoC) generalmente se mitiga mediante algoritmos de calibración. Estos algoritmos (ejecutados generalmente en segundo plano) utilizan datos de sen-sors PVT para ajustar la operación a expensas de hardware adicional, latencia y consumo de energía. Este trabajo presenta tres técnicas de diseño novedosas y de baja complejidad para reducir la incidencia de variaciones PVT globales, locales y aleatorias en el rendimiento de un SoC. La primera alternativa aborda la calibración de offset en ecualizadores de retroalimentación de decisión (DFE), utilizados en en-laces seriales. El offset se detecta en el dominio de fase utilizando un detector de fase en la salida del comparador. Esta detección permite eliminar la conexión clásica de modo común en la entrada del comparador. El método permite la implementación de una calibración sobre la marcha sin afectar la carga en la ruta de la señal. La segunda técnica consiste en un algoritmo de calibración para ajustar la no linealidad diferencial (DNL) en convertidores digital-analógico capacitivo. El algoritmo reduce la necesidad de conectar la matriz capacitiva a Vcm mientras se calibra, lo que reduce la complejidad del circuito, la potencia y el consumo de área. La tercera técnica se concentra en mejorar la robustez de la estabilidad de los reguladores lineales. La estabilidad de frecuencia se ve mejorada por dos aspectos: un compensador de Adelanto-atraso, y un esquema adaptativo para la corriente de polarización y el tamaño del transistor de potencia. El compensador se implementa usando la resistencia en serie equivalente del capacitor externo. Además, una estimación de subimpulso realizada por el detector de brown-out de unidades de administración de energía convencionales establece la corriente de polarización y el tamaño del transistor de paso.
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    Towards Intelligent, Secure, and Energy-Efficient Systems-on-Edge
    (Universidad Industrial de Santander, 2024-02-09) Rueda Guerrero, Luis Eduardo; Roa Fuentes, Élkim Felipe; Amaya Palacio, Jose Alejandro; Fajardo Ariza, Carlos Augusto; Ávila, Alba; Patiño, Gustavo; Segura, Fredy
    Con miles de millones (incluso billones, según estimaciones) de dispositivos interconectados, el consumo de energı́a, la gestión de gran cantidad de datos y su seguridad, son algunos de los principales desafı́os para las aplicaciones IoT (Internet de las cosas). La administración inteligente de la energı́a, basada en monitores de tensión, es una de las principales soluciones en cuanto a la reducción del consumo de energı́a. Mientras tanto, la inferencia con sistemas de deep-learning surge como una de las formas más efectivas de lidiar con gran cantidad de datos para la toma de decisiones. Al mismo tiempo, la aceleración con hardware analógico ha demostrado ser una alternativa prometedora para obtener sistemas de deep-learning para aplicaciones IoT (systems-on-edge-SoE) energeticamente eficientes. La seguridad es otro de los principales desafı́os para SoE. Con más nodos conectados, hay más oportunidades para comprometer la seguridad de sistemas completos, lo que podrı́a llevar a la filtración de información sensible o dejar el sistema vulnerable a ataques desde diferentes frentes. Esta tesis presenta contribuciones en los tres frentes mencionados anteriormente: SoE energeticamente eficientes, SoE para la toma de decisiones y vulneración de seguridad en SoE. Primero, proponemos A-Connect, una novedosa metodologı́a para mejorar la resiliencia de las redes neuronales contra la variabilidad estocástica, como cuando se implementan redes neuronales en aceleradores analógicos imprecisos. Presentamos resultados de simulación aplicando A- Connect a modelos populares de DNN (por ejemplo, LeNet-5 para el conjunto de datos MNIST, AlexNet, VGG-16 y ResNet-20 para el conjunto de datos CIFAR-10, y ResNet-18 para el conjunto de datos CIFAR-100). A-Connect muestra el mejor rendimiento en comparación con otros enfoques ex-situ, al tiempo que presenta resultados comparables a métodos in situ e hı́bridos (es decir, utilizando enfoques ex-situ e in situ) en la literatura. Luego, proponemos un macro para Machine Learning (ML) con computación en memoria (CIM) usando memoria SRAM, con un amplio rango de frecuencia y alta eficiencia energética para SoE multi-modo, que utiliza un enfoque de co-diseño de software-hardware con la ayuda de la metodologı́a A-Connect. También presentamos un datapath completamente analógico, y de señal mezclada, que incorpora no solo operaciones MAC, sino también operaciones de ML comúnmente utilizadas dentro del dominio analógico (por ejemplo, ReLU, normalización, memoria). Las simulaciones presentadas en un nodo tecnológico CMOS de 180 nm muestran que los resultados del macro propuesto están cerca de los macros en 65 nm del estado del arte. Además, mostramos estimaciones de rendimiento para un diseño en 28 nm que sitúan al macro analógico propuesto por encima del rendimiento absoluto del estado del arte. Continuamos con la propuesta de monitores de voltaje de múltiples niveles de ultra bajo consumo para estrategias de administración de energı́a de granularidad fina en una tecnologı́a CMOS de 180 nm. También demostramos experimentalmente cómo estos monitores de voltaje podrı́an usarse en una estrategia real de gestión de energı́a en un sistema en chip (SoC) con un microcontrolador RISC-V. Al tener múltiples niveles para los umbrales de voltaje, es posible habilitar tres modos de energı́a diferentes que utilizan un suministro de voltaje más bajo: activo, sleep y deep sleep. En comparación con investigaciones anteriores que no consideran los efectos de baja temperatura al usar ramas de alta impedancia, este trabajo logra un bajo consumo de corriente en dichas condiciones. Finalmente, exploramos mecanismos de vulneración de seguridad no convencionales en ataques por hardware. Presentamos nuestro trabajo sobre ataques por perturbación transistoria del voltaje de alimentación. Como contribución, logramos incluir la red de suministro de energı́a de un SoC en el enfoque clásico de violación de restricciones de tiempo, lo que nos permitió obtener una relación analı́tica entre el potencial de una perturbación de voltaje para inyectar una falla en un sistema y los parámetros de la forma de onda de la perturbación (por ejemplo, duración, amplitud). Anticipamos que nuestro trabajo permitirı́a un modelo de falla del sistema para cualquier forma de onda de perturbación, incluso aquellas generadas por algoritmos genéticos o redes neuronales.