Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones

Permanent URI for this community

https://noesis.uis.edu.co/handle/20.500.14071/9020

Browse

Browsing Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones by Author "Amaya Beltrán, Andrés Felipe"

Now showing 1 - 2 of 2
  • No Thumbnail Available
    Item
    Design techniques to mitigate the impact of pvt-variations in nanometer circuits
    (Universidad Industrial de Santander, 2020) Amaya Beltrán, Andrés Felipe; Roa Fuentes, Élkim Felipe
    El impacto de las variaciones del proceso de fabricaci ón, la temperatura de operaci ón y la tensi ón de alimentación (PVT) en el rendimiento de Systems-on- Chip (SoC) generalmente se mitiga mediante algoritmos de calibraci ón. Estos algoritmos (ejecutados generalmente en segundo plano) utilizan datos de sensors PVT para ajustar la operaci ón a expensas de hardware adicional, latencia y consumo de energía. Este trabajo presenta tres t écnicas de diseño novedosas y de baja complejidad para reducir la incidencia de variaciones PVT globales, locales y aleatorias en el rendimiento de un SoC. La primera alternativa aborda la calibraci ón de offset en ecualizadores de retroalimentaci ón de decisi ón (DFE), utilizados en enlaces seriales. El offset se detecta en el dominio de fase utilizando un detector de fase en la salida del comparador. Esta detección permite eliminar la conexi ón cl ásica de modo común en la entrada del comparador. El método permite la implementación de una calibraci ón sobre la marcha sin afectar la carga en la ruta de la se˜ nal. La segunda t écnica consiste en un algoritmo de calibraci ón para ajustar la no linealidad diferencial (DNL) en convertidores digital-anal ógico capacitivo. El algoritmo reduce la necesidad de conectar la matriz capacitiva a Vcm mientras se calibra, lo que reduce la complejidad del circuito, la potencia y el consumo de área. La tercera t écnica se concentra en mejorar la robustez de la estabilidad de los reguladores lineales. La estabilidad de frecuencia se ve mejorada por dos aspectos: un compensador de Adelanto-atraso, y un esquema adaptativo para la corriente de polarizaci ón y el tamaño del transistor de potencia. El compensador se implementa usando la resistencia en serie equivalente del capacitor externo. Además, una estimación de subimpulso realizada por el detector de brown-out de unidades de administraci ón de energía convencionales establece la corriente de polarizaci ón y el tamaño del transistor de paso.
  • Thumbnail Image
    Item
    Técnicas de diseño para mitigar el impacto de las variaciones PVT en circuitos nanométricos
    (Universidad Industrial de Santander, 2020) Amaya Beltrán, Andrés Felipe; Roa Fuentes, Élkim Felipe; Reyes Torres, Óscar Mauricio; Amaya Palacio, José Alejandro; Pertuz Arroyo, Said David; Chacón Rodríguez, Alfonso; Eslava Garzón, Johan Sebastián
    El impacto de las variaciones del proceso de fabricación, la temperatura de operación y la tensión de alimentación (PVT) en el rendimiento de Systems-on-Chip (SoC) generalmente se mitiga mediante algoritmos de calibración. Estos algoritmos (ejecutados generalmente en segundo plano) utilizan datos de sen-sors PVT para ajustar la operación a expensas de hardware adicional, latencia y consumo de energía. Este trabajo presenta tres técnicas de diseño novedosas y de baja complejidad para reducir la incidencia de variaciones PVT globales, locales y aleatorias en el rendimiento de un SoC. La primera alternativa aborda la calibración de offset en ecualizadores de retroalimentación de decisión (DFE), utilizados en en-laces seriales. El offset se detecta en el dominio de fase utilizando un detector de fase en la salida del comparador. Esta detección permite eliminar la conexión clásica de modo común en la entrada del comparador. El método permite la implementación de una calibración sobre la marcha sin afectar la carga en la ruta de la señal. La segunda técnica consiste en un algoritmo de calibración para ajustar la no linealidad diferencial (DNL) en convertidores digital-analógico capacitivo. El algoritmo reduce la necesidad de conectar la matriz capacitiva a Vcm mientras se calibra, lo que reduce la complejidad del circuito, la potencia y el consumo de área. La tercera técnica se concentra en mejorar la robustez de la estabilidad de los reguladores lineales. La estabilidad de frecuencia se ve mejorada por dos aspectos: un compensador de Adelanto-atraso, y un esquema adaptativo para la corriente de polarización y el tamaño del transistor de potencia. El compensador se implementa usando la resistencia en serie equivalente del capacitor externo. Además, una estimación de subimpulso realizada por el detector de brown-out de unidades de administración de energía convencionales establece la corriente de polarización y el tamaño del transistor de paso.