Doctorado en Ingeniería: Área Ingeniería Electrónica
Permanent URI for this collection
Browse
Browsing Doctorado en Ingeniería: Área Ingeniería Electrónica by browse.metadata.evaluator "Amaya Palacio, José Alejandro"
Now showing 1 - 3 of 3
Results Per Page
Sort Options
Item Circuitos y técnicas de diseño para seguridad de la información en un sistema integrado(Universidad Industrial de Santander, 2019) Gómez Ortiz, Héctor Iván; Roa Fuentes, Élkim Felipe; Reyes Torres, Óscar Mauricio; Núñez de Villavicencio Martínez, Luis Alberto; Núñez de Villavicencio Martínez, Luis Alberto; Lamos Díaz, Henry; Lamos Díaz, Henry; Amaya Palacio, José Alejandro; Amaya Palacio, José Alejandro; Chacón Rodríguez, Alfonso; Arnaud, AlfredoLa tendencia al aumento de dispositivos electrónicos interconectados crea varios desafíos técnicos. Uno de ellos es garantizar la privacidad de la información, considerando como la información podría extenderse a través de diferentes canales antes de llegar a su destino final. La garantía de privacidad implica diferentes primitivas de seguridad de hardware / software, como la generación y el establecimiento de claves. Estas dos primitivas desempeñan un papel funda-mental, ya que las operaciones en cualquier algoritmo criptográfico se basan en claves de alta calidad y en el establecimiento de una clave de sesión, o tener una clave secreta común. La protección de la propiedad intelectual es otra preocupación de la industria actual; el acceso físico a los dispositivos permite un escenario ideal para desarrollar ingeniería inversa. La ingeniería inversa podría conducir a la extracción sin la autorización adecuada de funcionalidades o datos confidenciales que podrían usarse para explotar vulnerabilidades y obtener acceso restringido, o para realizar ataques sofisticados. Este trabajo presenta tres contribuciones probadas en el área de seguridad de la información a nivel de circuito abordando los desafíos mencionados anteriormente. La primera contribución comprueba la implementación de un establecimiento de clave ligero con una función de cambio de clave rápido, donde se proponen dos implementaciones a nivel de circuito para acelerar la función de cambio de clave y proporcionar ofuscación. La segunda contribuci´on se enfoca en generadores de verdaderos números aleatorios (TRNG) totalmente sintetizables para la generación de claves de costo bajo. Presentamos dos nuevas arquitecturas para TRNG totalmente sintetizadas junto con un método para captar la entropía, utilizando dos fuentes de entropía, considerando que un avance reciente prueba que la extracción de números verdaderamente aleatorios requiere más de una fuente de entropía. La tercera contribuci´on propone una técnica para evitar la ingeniería inversa mediante el uso de la ofuscación a nivel de layout. Finalmente, más allá del alcance del trabajo propuesto, también abordamos un problema de seguridad en las memorias DRAM. Algunos chips DRAM modernos experimentan el llamado error de martilleo de filas que permite infracciones de seguridad. Para contrarrestar este ataque desarrollamos una estrategia novedosa a nivel de hardware para mitigar los ataques de martilleo de filas basados en una celda ficticia. La estructura propuesta ofrece un mecanismo de alerta para activar las operaciones de actualización del controlador de memoria, evitando el cambio de bits o la perdida de información, mientras se realiza un ataque de martilleo de filas.Item Clock and Data Recovery Techniques for Integrated High-Speed Interfaces(Universidad Industrial de Santander, 2021) Ardila Ochoa, Javier Ferney; Roa Fuentes, Élkim Felipe; Amaya Palacio, José Alejandro; Ortega Boada, Homero; Ávila, Alba Graciela; Palermo, SamuelLa demanda de ancho de banda y el aumento gradual de la densidad de pines en los sistemas electrónicos han impulsado las interconexiones eléctricas y ópticas hacia una mayor tasa de transferencia. Desde dispositivos electrónicos portátiles hasta supercomputadoras, el ancho de banda de comunicación de datos por cable también debe crecer para evitar limitar la escala de rendimiento de estos sistemas. En este trabajo se explora el impacto y modelado de las pérdidas de canal en los sistemas de comunicación serial de alta velocidad, específicamente en los circuitos de recuperación de reloj y datos (CDR). Se presenta y se define una metodología de diseño para los circuitos CDR dentro de las interfaces de comunicación de alta velocidad. Además, se propone el método XCALG como alternativa para la adaptación de la ganancia de lazo en estos sistemas CDR. El principio básico es el uso de la función de correlación cruzada. Las propiedades de filtrado de la densidad espectral de potencia cruzada permiten la adaptación mientras mantienen un margen de fase apropiado en el sistema. Las principales ventajas y limitaciones de esta técnica sobre las tradicionales que utilizan autocorrelación son discutidas. Lo anterior es implementado mediante la fabricación de un circuito integrado en una tecnología CMOS de 0.18um.Item Técnicas de diseño para mitigar el impacto de las variaciones PVT en circuitos nanométricos(Universidad Industrial de Santander, 2020) Amaya Beltrán, Andrés Felipe; Roa Fuentes, Élkim Felipe; Reyes Torres, Óscar Mauricio; Amaya Palacio, José Alejandro; Pertuz Arroyo, Said David; Chacón Rodríguez, Alfonso; Eslava Garzón, Johan SebastiánEl impacto de las variaciones del proceso de fabricación, la temperatura de operación y la tensión de alimentación (PVT) en el rendimiento de Systems-on-Chip (SoC) generalmente se mitiga mediante algoritmos de calibración. Estos algoritmos (ejecutados generalmente en segundo plano) utilizan datos de sen-sors PVT para ajustar la operación a expensas de hardware adicional, latencia y consumo de energía. Este trabajo presenta tres técnicas de diseño novedosas y de baja complejidad para reducir la incidencia de variaciones PVT globales, locales y aleatorias en el rendimiento de un SoC. La primera alternativa aborda la calibración de offset en ecualizadores de retroalimentación de decisión (DFE), utilizados en en-laces seriales. El offset se detecta en el dominio de fase utilizando un detector de fase en la salida del comparador. Esta detección permite eliminar la conexión clásica de modo común en la entrada del comparador. El método permite la implementación de una calibración sobre la marcha sin afectar la carga en la ruta de la señal. La segunda técnica consiste en un algoritmo de calibración para ajustar la no linealidad diferencial (DNL) en convertidores digital-analógico capacitivo. El algoritmo reduce la necesidad de conectar la matriz capacitiva a Vcm mientras se calibra, lo que reduce la complejidad del circuito, la potencia y el consumo de área. La tercera técnica se concentra en mejorar la robustez de la estabilidad de los reguladores lineales. La estabilidad de frecuencia se ve mejorada por dos aspectos: un compensador de Adelanto-atraso, y un esquema adaptativo para la corriente de polarización y el tamaño del transistor de potencia. El compensador se implementa usando la resistencia en serie equivalente del capacitor externo. Además, una estimación de subimpulso realizada por el detector de brown-out de unidades de administración de energía convencionales establece la corriente de polarización y el tamaño del transistor de paso.