Doctorado en Ingeniería: Área Ingeniería Electrónica

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    Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
    (Universidad Industrial de Santander, 2022-10-10) Durán Blanco, Ckristian Ricardo Esteban; Roa Fuentes, Elkim Felipe; Pham, Cong-Kha; Fajardo Ariza, Carlos Augusto; Villamizar Mejía, Rodolfo; Eslava Garzón, Johan Sebastián; Segura Quijano, Fredy Enrique
    Los diferentes circuitos electrónicos de consumo son susceptibles a diferentes tipos de ataques que pueden comprometer la autenticación y seguridad de los datos. Para circuitos digitales y sistemas de señal mixta, se utilizan celdas estándar para integrar el sistema con automatización de diseño electrónico (EDA). La ubicación y el enrutamiento de celdas estándar dan como resultado el diseño final de un sistema, pero pueden ser atacados con herramientas de destapado y generación de imágenes debido a la visibilidad de su hardware. Dichas celdas se pueden generar varias veces para realizar la ofuscación de los circuitos para mitigar la visibilidad y la extracción. Otra capa de seguridad es intrínseca dentro del sistema con aceleradores criptográficos y seguridad de la memoria. Aquí mostramos dos algoritmos de colocación diferentes para la generación de celdas estándar, un procedimiento de ofuscación de circuitos usando las celdas estándar anteriores, criptografía a nivel de sistema y protección de memoria, y generación de chips con verificación formal y funcional. Modificamos el algoritmo de ubicación de las celdas estándar para restringir diferentes soluciones para generar varios diseños diferentes que se aplicarán en la ofuscación del circuito.Además, el sistema implementa aceleradores criptográficos con fines de autenticación y seguridad. Este trabajo presenta también un ofuscador ajeno a la memoria con poca sobrecarga en área y tiempo. El sistema es generado por un generador de chips, que puede generar código RTL, generar padring y un dominio siempre activo para la gestión de bajo consumo. El SoC se puede integrar fácilmente en un flujo VLSI. De acuerdo con las especificaciones del procesador, el circuito generado se verifica formal y funcionalmente con varias restricciones para asumir y afirmar condiciones.