Maestría en Ingeniería de Telecomunicaciones

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Browsing Maestría en Ingeniería de Telecomunicaciones by browse.metadata.advisor "Roa Fuentes, Elkim Felipe"

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    A 32-bit risc-v microcontroller in 130nm cmos technology
    (Universidad Industrial de Santander, 2017) Duran Blanco, Ckristian Ricardo Esteban; Roa Fuentes, Elkim Felipe; Gomez Ortiz, Hector Ivan
    La quinta generación de procesadores con Set de Instrucciones de Cómputo Reducido (RISC-V por sus siglas en inglés) han presentado un numero gránde de ventajas en comparación a los procesadores de Set de Instrucciones de Cómputo Complejo (CISC por sus siglas en inglés) durante los últimos años. En este trabajo una completa implementación y diseño de un microcontrolador de 32-bits en 130nm totalmente sintetizable es presentada. Este es el primer microcontrolador ofreciendo el set de instrucciones de código abierto RISC-V montado através de buses AXI4-Lite y APB para procesos de comunicación. El microcontrolador contiene una RAM de 4kB, una interfaz SPI esclabo AXI para verificación, y una interfaz SPI esclavo APB para comprobar el correcto funcionamiento del puente APB. Todos los periféricos son controlados por un procesador RISC-V y una interfaz SPI maestro AXI que es usada para programar el dispositivo y comprobar el flujo de datos através de todos los esclavos. Una densidad total de potencia es -V tiene una -bits probado y medido, usado como una plataforma de código abierto para el Internet de las Cosas es presentado. El Sistema en Chip (SoC por sus síglas en inglés) ocupa una area de 2.1mm x 2.1mm en una tecnología de 130nm CMOS. El SoC ha sido probado a una máxima velocidad de 160MHz. Este es el primer microcontrolador de 32-bit probado en silicio con un núcleo RISC-V.
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    An embedded test platform for system-on-a-chip interfaces
    (Universidad Industrial de Santander, 2019) Ramirez Vera, Wilmer Daniel; Roa Fuentes, Elkim Felipe; Duran Blanco, Ckristian Ricardo Esteban
    Los sistemas de depuracion para sistemas en chip ( ´ SoC por sus siglas en ingles) deben ofrecer capacidad de control de ejecuci ´ on y visibilidad de comple- ´ jos SoCs con el fin de detectar y/o analizar errores y encontrar posibles mejoras de diseno. La ausencia de estos sistemas puede conducir a una p ˜ erdida de ´ tiempo y dinero debido a fallas que no se pueden detectar o corregir. Entonces, la necesidad de un sistema que permita realizar pruebas en silicio crece junto con la complejidad actual de los SoC. Este trabajo presenta una plataforma de depuracion escalable y reutilizable para pruebas posteriores al silicio. La plataforma ´ esta compuesta por un m ´ odulo de depuraci ´ on comunicado a trav ´ es de JTAG, y ´ un monitor de bus. Las caracter´ısticas relevantes son el control del procesador, operacion del bus del sistema, y el monitoreo no intrusivo de las operaciones ´ en el SoC. Un filtrado flexible permite seleccionar transferencias de interes o re- ´ alizar un monitoreo general del SoC. Los datos capturados se pueden analizar mediante contadores de rendimiento que verifican las transferencias ejecutadas y finalizadas, calculando su latencia para detectar puntos muertos en el sistema
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    Front-end circuit techniques for high-speed interfaces
    (Universidad Industrial de Santander, 2019) Torres Delgado, Cristhian Rolando; Roa Fuentes, Elkim Felipe; Rueda Guerrero, Luis Eduardo
    La demanda por comunicaciones mas r ´ apidas en aplicaciones con alto con- ´ tenido multimedia ha incrementado las velocidades de datos de los circuitos de E / S integrados en los sistemas para centros de datos y productos electronicos ´ de consumo. Para lograr estas velocidades de datos en dispositivos electronicos ´ de bajo precio, las interfaces de alta velocidad requieren mejorar su ancho de banda manteniendo el consumo de energ´ıa y los costos de produccion y desar- ´ rollo. La integracion de interfaces de alta velocidad utilizando la tecnolog ´ ´ıa CMOS de canal largo contribuye a minimizar los gastos de produccion. Sin embargo, la ´ adopcion de transistores de canal largo causa capacitancias par ´ asitas grandes, ´ lo que requiere altas corrientes de polarizacion en el transistor para amplificar ´ a altas frecuencias. Mientras tanto, los costos de desarrollo pueden reducirse reemplazando el trabajo humano con algoritmos y funciones automatizadas realizadas por computadoras. Este trabajo explora tres tecnicas de circuito utilizadas ´ en el extremo receptor de las interfaces de alta velocidad destinadas a contribuir a la reduccion de los gastos en dise ´ no, caracterizaci ˜ on e integraci ´ on. El primero ´ supera las limitaciones de frecuencia del transistor MOS, manteniendo el consumo de energ´ıa en los circuitos de ecualizacion. El segundo busca reemplazar ´ el equipo de prueba, y el tercero reduce el trabajo humano. Finalmente, las tecnicas de circuito se aplican en tres circuitos dise ´ nados e implementados en ˜ una interfaz analogica para un receptor est ´ andar compatible con USB 3.0.