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A 32-bit risc-v microcontroller in 130nm cmos technology

Resumen

La quinta generación de procesadores con Set de Instrucciones de Cómputo Reducido (RISC-V por sus siglas en inglés) han presentado un numero gránde de ventajas en comparación a los procesadores de Set de Instrucciones de Cómputo Complejo (CISC por sus siglas en inglés) durante los últimos años. En este trabajo una completa implementación y diseño de un microcontrolador de 32-bits en 130nm totalmente sintetizable es presentada. Este es el primer microcontrolador ofreciendo el set de instrucciones de código abierto RISC-V montado através de buses AXI4-Lite y APB para procesos de comunicación. El microcontrolador contiene una RAM de 4kB, una interfaz SPI esclabo AXI para verificación, y una interfaz SPI esclavo APB para comprobar el correcto funcionamiento del puente APB. Todos los periféricos son controlados por un procesador RISC-V y una interfaz SPI maestro AXI que es usada para programar el dispositivo y comprobar el flujo de datos através de todos los esclavos. Una densidad total de potencia es -V tiene una -bits probado y medido, usado como una plataforma de código abierto para el Internet de las Cosas es presentado. El Sistema en Chip (SoC por sus síglas en inglés) ocupa una area de 2.1mm x 2.1mm en una tecnología de 130nm CMOS. El SoC ha sido probado a una máxima velocidad de 160MHz. Este es el primer microcontrolador de 32-bit probado en silicio con un núcleo RISC-V.