Diseño de una máquina de estados para el control de una interfaz de la memoria lpddr3

Abstract

Este documento presenta una implementación del controlador compatible con el protocolo de una memoria LPDDR3 usando máquinas de estados. El controlador diseñado se implementó para la tercera generación de memorias de bajo consumo de potencia con el doble de la tasa de transferencia de datos. El controlador está diseñado para usarse en aplicaciones que requieren un alto rendimiento de acceso a la memoria, altas velocidades de transmisión y aplicaciones de bajo consumo energético. Introduciendo el funcionamiento y utilización de los diferentes tipos de memorias RAM y su arquitectura general. Sé realizaron pruebas con el archivo de simulación que provee el fabricante de las memorias RAM, este archivo se utiliza la Memoria LPDDR3 viene con configuraciones con 8 bancos de memoria, este controlador es capaz de soportar capacidades de 4, 6 u 8 GB. Las funciones que se describen en este documento son: la activación de un banco, escritura y lectura en un banco, modo de bajo consumo, registro de lectura y escritura, precarga. y refrescar la memoria. Realizando una analogía de la memoria LPDDR3 con un bloc de notas, sin el controlar el usuario tendría que revisar que el bloc de notas este limpio para comenzar a escribir, Nuestro controlador realiza esta función en la etapa de inicialización de la memoria, una vez terminada la etapa este entra en espera y el usuario recibe la orden para realizar cualquier función.