Técnica de depuración para el control de procesadores risc-v de 32 bits

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dc.contributor.advisorRamirez Vera, Wilmer Daniel
dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.authorSarmiento Ballesteros, Marco Emilio
dc.date.accessioned2024-03-04T00:43:11Z
dc.date.available2020
dc.date.available2024-03-04T00:43:11Z
dc.date.created2020
dc.date.issued2020
dc.description.abstractEn este documento se presenta una descripción cualitativa de una técnica de depuración y control en un sistema integrado en chip (SoC) basado en un procesador RISC-V de 32 bits, indicando las ventajas, desventajas y posibles mejoras de las estrategias utilizadas. De igual manera, se presentan funcionalidades adicionales añadidas a la técnica seleccionada que permitan el acceso y la configuración de los registros de control y estado, así como el control de los puntos de quiebre del procesador, con el fin de facilitar el acceso al estado de operación del procesador y tener mayor control de este. Para el testeo de las funcionalidades adicionales, se realizaron simulaciones del chip completo en donde se encuentra integrada la plataforma de depuración, el procesador, buses del sistema y varios periféricos digitales. Además, se presentan resultados de la implementación en FPGA, así como datos obtenidos en su ejecución con el fin de comprobar el acceso a los registros de control y estado, así como el control sobre los puntos de quiebre. Adicionalmente, se presenta un modelo de simulación que permite realizar pruebas sobre el SoC como si se tratase de un sistema real, comunicando una descripción de hardware (en HDL) con una interfaz de software.
dc.description.abstractenglishThis document presents a qualitative description of a debugging and control technique in an integrated chip system (SoC) based on a 32-bit RISC-V processor, indicating the advantages, disadvantages and possible improvements of the employed strategies. Likewise, additional functionalities added to the selected technique are presented such as access and configuration of the control and status registers (CSR), besides the control of the processor breakpoints, to allow access to the processor operating state. and have better control of this. In order to test the additional functionalities, simulations of the full SoC are performed. These simulations involve a joint operation of different SoC subsystems such as the debugging platform, the processor, the system bus and the peripheral bus, and several digital peripherals. Moreover, this document presents a new simulation model that integrates hardware and software. It allows testing the debugging platform into the system on chip described using HDL, with programs described un C language emulating a real system operation. Finally, an FPGA implementation is performed and the obtained results are presented. The added functionalities such as control and status registers and the breakpoints control are measured using an integrated logic analyzer of the FPGA. These measurements are reported in this document.
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/40068
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectSystem-on-chip
dc.subjectRISC-V
dc.subjectDebug
dc.subjectTesting.
dc.subject.keywordSystem-on-chip
dc.subject.keywordRISC-V
dc.subject.keywordDebug
dc.subject.keywordTesting.
dc.titleTécnica de depuración para el control de procesadores risc-v de 32 bits
dc.title.englishDebugging technique to control 32-bit risc-v processors
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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Ingeniería Electrónica