Técnica de depuración para el control de procesadores risc-v de 32 bits
dc.contributor.advisor | Ramirez Vera, Wilmer Daniel | |
dc.contributor.advisor | Roa Fuentes, Elkim Felipe | |
dc.contributor.author | Sarmiento Ballesteros, Marco Emilio | |
dc.date.accessioned | 2024-03-04T00:43:11Z | |
dc.date.available | 2020 | |
dc.date.available | 2024-03-04T00:43:11Z | |
dc.date.created | 2020 | |
dc.date.issued | 2020 | |
dc.description.abstract | En este documento se presenta una descripción cualitativa de una técnica de depuración y control en un sistema integrado en chip (SoC) basado en un procesador RISC-V de 32 bits, indicando las ventajas, desventajas y posibles mejoras de las estrategias utilizadas. De igual manera, se presentan funcionalidades adicionales añadidas a la técnica seleccionada que permitan el acceso y la configuración de los registros de control y estado, así como el control de los puntos de quiebre del procesador, con el fin de facilitar el acceso al estado de operación del procesador y tener mayor control de este. Para el testeo de las funcionalidades adicionales, se realizaron simulaciones del chip completo en donde se encuentra integrada la plataforma de depuración, el procesador, buses del sistema y varios periféricos digitales. Además, se presentan resultados de la implementación en FPGA, así como datos obtenidos en su ejecución con el fin de comprobar el acceso a los registros de control y estado, así como el control sobre los puntos de quiebre. Adicionalmente, se presenta un modelo de simulación que permite realizar pruebas sobre el SoC como si se tratase de un sistema real, comunicando una descripción de hardware (en HDL) con una interfaz de software. | |
dc.description.abstractenglish | This document presents a qualitative description of a debugging and control technique in an integrated chip system (SoC) based on a 32-bit RISC-V processor, indicating the advantages, disadvantages and possible improvements of the employed strategies. Likewise, additional functionalities added to the selected technique are presented such as access and configuration of the control and status registers (CSR), besides the control of the processor breakpoints, to allow access to the processor operating state. and have better control of this. In order to test the additional functionalities, simulations of the full SoC are performed. These simulations involve a joint operation of different SoC subsystems such as the debugging platform, the processor, the system bus and the peripheral bus, and several digital peripherals. Moreover, this document presents a new simulation model that integrates hardware and software. It allows testing the debugging platform into the system on chip described using HDL, with programs described un C language emulating a real system operation. Finally, an FPGA implementation is performed and the obtained results are presented. The added functionalities such as control and status registers and the breakpoints control are measured using an integrated logic analyzer of the FPGA. These measurements are reported in this document. | |
dc.description.degreelevel | Pregrado | |
dc.description.degreename | Ingeniero Electrónico | |
dc.format.mimetype | application/pdf | |
dc.identifier.instname | Universidad Industrial de Santander | |
dc.identifier.reponame | Universidad Industrial de Santander | |
dc.identifier.repourl | https://noesis.uis.edu.co | |
dc.identifier.uri | https://noesis.uis.edu.co/handle/20.500.14071/40068 | |
dc.language.iso | spa | |
dc.publisher | Universidad Industrial de Santander | |
dc.publisher.faculty | Facultad de Ingenierías Fisicomecánicas | |
dc.publisher.program | Ingeniería Electrónica | |
dc.publisher.school | Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones | |
dc.rights | http://creativecommons.org/licenses/by/4.0/ | |
dc.rights.accessrights | info:eu-repo/semantics/openAccess | |
dc.rights.creativecommons | Atribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0) | |
dc.rights.license | Attribution-NonCommercial 4.0 International (CC BY-NC 4.0) | |
dc.rights.uri | http://creativecommons.org/licenses/by-nc/4.0 | |
dc.subject | System-on-chip | |
dc.subject | RISC-V | |
dc.subject | Debug | |
dc.subject | Testing. | |
dc.subject.keyword | System-on-chip | |
dc.subject.keyword | RISC-V | |
dc.subject.keyword | Debug | |
dc.subject.keyword | Testing. | |
dc.title | Técnica de depuración para el control de procesadores risc-v de 32 bits | |
dc.title.english | Debugging technique to control 32-bit risc-v processors | |
dc.type.coar | http://purl.org/coar/version/c_b1a7d7d4d402bcce | |
dc.type.hasversion | http://purl.org/coar/resource_type/c_7a1f | |
dc.type.local | Tesis/Trabajo de grado - Monografía - Pregrado |
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