Analizador logico para el fpga xc2s200e de xilinx basado en boundary-scan para el sistema de desarrollo digilab 2e de digilent

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dc.contributor.advisorRamon Suarez, Jorge Hernando
dc.contributor.authorRivas Rodriguez, Catalina
dc.date.accessioned2024-03-03T13:04:04Z
dc.date.available2005
dc.date.available2024-03-03T13:04:04Z
dc.date.created2005
dc.date.issued2005
dc.description.abstractSe realiza un estudio del estándar 1149 del IEEE (Instituto de Ingenieros Eléctricos y Electrónicos), conocido como Arquitectura de Puerto de Acceso para Pruebas y Exploración por el Contorno; como aplicación del estándar se desarrolla un Analizador Lógico para el FPGA XC2S200E de Xilinx® de la tarjeta de desarrollo Digilab 2E de Digilent® . En el diseño y desarrollo de sistemas electrónicos es de vital importancia el proceso de verificación; se realiza en varias etapas del diseño, desde la creación de un código o esquema descriptivo, hasta su implementación física (fabricación o programación). Permite detectar errores físicos o funcionales. La base de muchas técnicas de verificación post- configuración es el acceso físico a los nodos o terminales. Cuando debido a la alta densidad e integración de los Circuitos Integrados (ICs) el acceso físico se fue limitando, se crea un grupo de trabajo adjunto al IEEE que crea en 1990 el estándar 1149, Boundary- Scan; este describe un arquitectura que al ser implementada en un IC mediante una lógica adicional dentro del encapsulado permite acceder al estado lógico de todos sus terminales, a través de sólo cuatro terminales dedicados. Utilizando este estándar se desarrolla el analizador Lógico mediante Boundary- Scan o LABS; a través de una interfaz gráfica desarrollada en LabVIEW, el usuario puede visualizar el estado lógico de los terminales que utilizó el diseño implementado en el FPGA. El algoritmo desarrollado utiliza la información de la arquitectura BoundaryScan del dispositivo que se encuentra en su archivo BSDL por Boundary- Scan Description Language, para crear y ejecutar instrucciones en Formato de Vector Serial o SVF, que a su vez realizan operaciones en los terminales dedicados de BoundaryScan que permiten la captura de los estados lógicos y opcionalmente la aplicación de estímulos a los terminales de entrada.
dc.description.abstractenglishBoundary, Scan, JTAG, Logic Analyzer, Verification, BSDL, SVF, IEEE, FPGA
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/17803
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectBoundary- Scan
dc.subjectJTAG
dc.subjectAnalizador Lógico
dc.subjectVerificación
dc.subjectBSDL
dc.subjectSVF
dc.subjectIEEE
dc.subjectFPGA
dc.subject.keywordBoundary
dc.subject.keywordScan
dc.subject.keywordJTAG
dc.subject.keywordLogic Analyzer
dc.subject.keywordVerification
dc.subject.keywordBSDL
dc.subject.keywordSVF
dc.subject.keywordIEEE
dc.subject.keywordFPGA
dc.titleAnalizador logico para el fpga xc2s200e de xilinx basado en boundary-scan para el sistema de desarrollo digilab 2e de digilent
dc.title.englishLogic analyzer for the xilinx® xc2s200e fpga based on boundary-scan for the digilent® digilab 2e development system
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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