Técnicas de diseño para mitigar el impacto de las variaciones PVT en circuitos nanométricos

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dc.contributor.advisorRoa Fuentes, Élkim Felipe
dc.contributor.authorAmaya Beltrán, Andrés Felipe
dc.contributor.evaluatorReyes Torres, Óscar Mauricio
dc.contributor.evaluatorAmaya Palacio, José Alejandro
dc.contributor.evaluatorPertuz Arroyo, Said David
dc.contributor.evaluatorChacón Rodríguez, Alfonso
dc.contributor.evaluatorEslava Garzón, Johan Sebastián
dc.date.accessioned2022-04-01T04:53:45Z
dc.date.available2022-04-01T04:53:45Z
dc.date.created2020
dc.date.issued2020
dc.description.abstractEl impacto de las variaciones del proceso de fabricación, la temperatura de operación y la tensión de alimentación (PVT) en el rendimiento de Systems-on-Chip (SoC) generalmente se mitiga mediante algoritmos de calibración. Estos algoritmos (ejecutados generalmente en segundo plano) utilizan datos de sen-sors PVT para ajustar la operación a expensas de hardware adicional, latencia y consumo de energía. Este trabajo presenta tres técnicas de diseño novedosas y de baja complejidad para reducir la incidencia de variaciones PVT globales, locales y aleatorias en el rendimiento de un SoC. La primera alternativa aborda la calibración de offset en ecualizadores de retroalimentación de decisión (DFE), utilizados en en-laces seriales. El offset se detecta en el dominio de fase utilizando un detector de fase en la salida del comparador. Esta detección permite eliminar la conexión clásica de modo común en la entrada del comparador. El método permite la implementación de una calibración sobre la marcha sin afectar la carga en la ruta de la señal. La segunda técnica consiste en un algoritmo de calibración para ajustar la no linealidad diferencial (DNL) en convertidores digital-analógico capacitivo. El algoritmo reduce la necesidad de conectar la matriz capacitiva a Vcm mientras se calibra, lo que reduce la complejidad del circuito, la potencia y el consumo de área. La tercera técnica se concentra en mejorar la robustez de la estabilidad de los reguladores lineales. La estabilidad de frecuencia se ve mejorada por dos aspectos: un compensador de Adelanto-atraso, y un esquema adaptativo para la corriente de polarización y el tamaño del transistor de potencia. El compensador se implementa usando la resistencia en serie equivalente del capacitor externo. Además, una estimación de subimpulso realizada por el detector de brown-out de unidades de administración de energía convencionales establece la corriente de polarización y el tamaño del transistor de paso.
dc.description.abstractenglishThe impact of variations of the fabrication process, operating temperature and supply voltage (PVT) on the performance of Systems-on-Chip (SoC) is typically mitigated using calibration algorithms. These algorithms (executed usually at the background) use data from PVT sensors to adjust operation at expenses of ex-tra hardware, latency, and power consumption. Even for mature technologies (≥100 nm), PVT sensing has a crucial role in complex SoC’s aspects, such as voltage regulation, data conversion and interface. Moreover, PVT sensors can not sense the effect of local and random variations on the SoC performance. Specifications such as offset (produced mainly by mismatch) requires the design of dedicated calibrations procedures, increasing hardware overhead. This work introduces three novel and low-overhead design techniques to re-duce the incidence of global, local, and random PVT variations on SoC’s per-formance. The first alternative addresses offset calibration in decision feedback equalizers (DFE), used in serial links. Offset is sensed in the phase domain using a phase detector at the comparator output. The phase-domain sensing allows eliminating the classical common-mode connection at the comparator’s in-put. The method enables the implementation of an on-the-fly calibration without affecting the load at the signal path. The second technique consists of a lightweight calibration algorithm to adjust differential non-linearity (DNL) in split-capacitors digital-to-analog converters. The algorithm reduces the necessity of connecting the capacitive array to Vcm while calibrating, thus reducing circuit complexity, power, and area consumption. The third technique concentrates on improving the stability robustness of lin-ear low-dropout regulators. Frequency stability is improved by two aspects: a lead-lag compensator, and an adaptive scheme for bias current and power tran-sistor size. The compensator is implemented by exploiting the equivalent series resistor of the external capacitor. Also, an undershoot estimation made by the brown-out detector of conventional power management units sets bias current and pass transistor size.
dc.description.cvlachttps://scienti.minciencias.gov.co/cvlac/visualizador/generarCurriculoCv.do?cod_rh=0001201964
dc.description.degreelevelDoctorado
dc.description.degreenameDoctor en Ingeniería
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/9591
dc.language.isoeng
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingeníerias Fisicomecánicas
dc.publisher.programDoctorado en Ingeniería: Área Ingeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightsinfo:eu-repo/semantics/openAccess
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.coarhttp://purl.org/coar/access_right/c_abf2
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/4.0/
dc.subjectReducción de offset
dc.subjectVariaciones PVT
dc.subjectCalibración de DNL
dc.subjectRegulador de tensión
dc.subjectConversión de datos
dc.subject.keywordOffset Reduction
dc.subject.keywordPVT Variations
dc.subject.keywordDNL Calibration
dc.subject.keywordVoltage Regulator
dc.subject.keywordData Conversion
dc.titleTécnicas de diseño para mitigar el impacto de las variaciones PVT en circuitos nanométricos
dc.title.englishDesign techniques to mitigate the impact of pvt varia-tions on nanometer circuits
dc.type.coarhttp://purl.org/coar/resource_type/c_db06
dc.type.hasversionhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.localTesis/Trabajo de grado - Monografía - Doctorado
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