A digital low-dropout regulator for low-supply voltage operation

Abstract

Las aplicaciones de sistemas integrados o sistemas en chip (SoC) con limitaciones en el presupuesto de energía requieren que sus circuitos trabajen a la mínima tensión de alimentación posible. SoC típicos utilizan reguladores de baja caída de tensión (LDO) analógicos, pero el amplificador de error en un LDO analógico implica que la tensión mínima de entrada tiene que ser mayor. Los LDO digitales (D-LDO) han surgido como una alternativa para la conversión de voltaje debido a que pueden operar a tensiones más bajas que sus contrapartes analógicas. Sin embargo, los D-LDOs poseen un bajo desempeño ante eventos transitorios, como caídas de tensión. Para mejorar esta respuesta transitoria, algunas soluciones proponen incrementar de forma indiscriminada la frecuencia de operación del D-LDO, pero esto aumenta significativamente el consumo de potencia. Para atacar este vínculo entre la velocidad y el consumo de potencia, en este trabajo se propone un LDO completamente digital que implementa un reloj autogenerado. El D-LDO propuesto se compone únicamente de celdas digitales estándar, esto permite que el diseño sea escalable en cuanto a proceso, voltajes de entrada y voltajes de salida. Los resultados obtenidos demuestran mejoras en la respuesta transitoria cuando se comparan con soluciones previas que utilizan una frecuencia externa de reloj similar a la utilizada en este diseño. La salida de este circuito cae 150mV cuando ocurre un salto de corriente que va desde 1mA hasta 20mA en un tiempo de 400ns (@CLOAD = 10pF) y exhibe una eficiencia máxima de corriente de 96.2%. El regulador propuesto ocupa un área de 0.029mm2 en una tecnología estándar CMOS de 180 nanómetros. *