Evaluación de una herramienta de compilación c to vhdl para la implementación de procesadores de propósito específico sobre fpg

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dc.contributor.advisorFajardo Ariza, Carlos Augusto
dc.contributor.advisorAbreo Carrillo, Sergio Alberto
dc.contributor.authorBoada Quijano, Carlos Arturo
dc.contributor.authorBedoya Ojeda, Jorge Humberto
dc.date.accessioned2024-03-03T19:27:05Z
dc.date.available2012
dc.date.available2024-03-03T19:27:05Z
dc.date.created2012
dc.date.issued2012
dc.description.abstractPara algunos problemas de computo intensivo, las FPGA han demostrado ser una soluci ´ on superior a ´ arquitecturas como las CPU e incluso las GPU. Sin embargo, la implementacion de un algoritmo sobre ´ esta tecnología requiere la “traduccion” del mismo, a un Lenguaje de Descripci ´ on de Hardware (HDL), ´ lo cual, consume un mayor tiempo de diseno y requiere de conocimientos en dise ˜ no digital. ˜ Con el fin de facilitar la implementacion de algoritmos sobre las FPGA, recientemente se han desar- ´ rollado compiladores que hacen el trabajo de “traduccion”. Este tipo de compiladores se conocen ´ con el nombre de Compiladores C to HDL. El objetivo de este proyecto es evaluar la herramienta de compilacion Impulse C en tres aspectos específicos: tiempo de dise ´ no, rendimiento computacional y ˜ tamano. ˜ Para realizar la evaluacion se han utilizado dos algoritmos, el primero de ellos calcu ´ la la matriz de covarianza para un conjunto de tres variables y el segundo realiza una integral de orden dos por medio del metodo de Montecarlo. La metodología de evaluaci ´ on consiste en implementar los dos algoritmos ´ de tres formas diferentes: 1) desarrollo en lenguaje C e implementacion en una arquitectura CPU, ´ 2) desarrollo mediante el compilador Impulse C e implementacion en una arquitectura FPGA y 3) la ´ implementacion en una FPGA mediante metodologías tradicionales de dise ´ no digital. ˜ Los resultados del presente trabajo muestran que la herramienta evaluada puede reducir hasta 10 veces el tiempo de diseno; tambi ˜ en logra desempe ´ nos computacionales de hasta 120 veces cuando se com- ˜ paran con la implementacion en la arquitectura CPU y desempe ´ nos similares cuando se compara con la ˜ implementacion en la arquitectura FPGA realizada en forma tradicional; e ´ n cuanto a la administracion de ´ los recursos logicos se observ ´ o una fuerte dependencia con el tipo de aplicaci ´ on.
dc.description.abstractenglishFor computationally intensive problems, FPGAs have shown to be a superior solution to architectures like CPUs or even GPUs. However, the implementation of an algorithm on this technology requires “translation” to a Hardware Description Language (HDL), which is more time-consuming and requires knowledge about digital design. In order to facilitate the implementation of algorithms on FPGA, C to HDL Compilers have recently been developed to make the “translation” task. The objective of this project is to evaluate the Impulse C compiler tool in three specific areas: design time, computational performance and size. Two algorithms were used to perform the evaluation: the first computes the covariance matrix for a set of three variables while the second computes a second order integral through the Monte Carlo method. The methodology for the evaluation consist of implementing both algorithms in three different ways: development and implementation in C on a CPU architecture, development in Impulse C compiler and implementation in FPGA architecture, and finally the implementation in an FPGA using traditional methodologies digital design. The results of this study evidence that the tool can be evaluated up to 10 times the design time. It also achieves computational performance of up to 120 times when compared to the CPU architecture implementation and similar performance when compared to the implementation in the architecture FPGA performed in traditional manner. Moreover, in terms of logical resource administration, there was a strong dependence on the type of application.
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/26560
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectImpulse C
dc.subjectFPGA
dc.subjectMatriz de covarianza
dc.subjectMontecarlo
dc.subjectC to VHDL.
dc.subject.keywordImpulse C
dc.subject.keywordFPGA
dc.subject.keywordCovariance matrix
dc.subject.keywordMonte Carlo
dc.subject.keywordC to VHDL.
dc.titleEvaluación de una herramienta de compilación c to vhdl para la implementación de procesadores de propósito específico sobre fpg
dc.title.englishEvaluation of a compilation tool c to vhdl for the implementation of application-specific processors on fpga
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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Ingeniería Electrónica