Design of a Replica-Driving Reference Buffer for a 28nm SAR ADC

Abstract

En los convertidores analógico-digitales de aproximaciones sucesivas (SAR ADC), el buffer de voltaje de referencia es un bloque crítico, ya que debe suministrar una tensión estable y de baja impedancia al convertidor digital-analógico capacitivo (CDAC) durante cada evento de conmutación. La redistribución de carga introduce perturbaciones transitorias en los nodos de referencia, por lo que el buffer debe restaurar rápidamente el voltaje antes de cada comparación. En este trabajo se diseña un buffer de referencia con arquitectura de conducción por réplica (Replica-Driving Reference Buffer, RVB) para un ADC SAR de 10 bits y 10 MS/s en tecnología CMOS de 28 nm. La arquitectura emplea una rama réplica que emula la carga del DAC, permitiendo suministrar la corriente dinámica de forma más eficiente y mejorar el comportamiento de asentamiento bajo condiciones de conmutación. El diseño está guiado por requerimientos a nivel de sistema, donde el error combinado de asentamiento y ruido debe ser menor a 0.5 LSB para preservar la precisión. El buffer se implementa mediante una arquitectura folded-cascode con etapas de polarización y desplazamiento de nivel, y se valida mediante simulaciones esquemáticas y post-layout, incluyendo variaciones PVT y análisis de Monte Carlo. Los resultados muestran un consumo de potencia de 1.24 mW y un ENOB en peor caso de 8.81 bits, manteniéndose cercano al objetivo de 9 bits y cumpliendo con los requerimientos de asentamiento derivados de las especificaciones del ADC. Aunque el ruido excede la especificación en la condición más crítica, su impacto en el desempeño global es limitado, ya que no domina el presupuesto total de error. Estos resultados indican que la arquitectura propuesta es una solución viable para el buffer de referencia en ADCs SAR de resolución media, proporcionando un compromiso adecuado entre velocidad de asentamiento, comportamiento de ruido y consumo de potencia.