Diseño de un circuito de protección de descarga electrostática esd para circuitos integrados de señal mezclada

Abstract

La descarga electrostática (ESD) se ha convertido en uno de los principales problemas para la industria semiconductora, ya que esta puede acortar la vida útil de los dispositivos electrónicos. Con el escalamiento de los circuitos integrados, estos se han vuelto más vulnerables a las descargas electrostáticas. Por tal razón, se deben incluir circuitos de protección que garanticen la funcionalidad del chip cuando ocurra una descarga. En este documento, inicialmente se introduce el fenómeno de descarga electrostática y su impacto en la microelectrónica. Luego, a partir del estudio en detalle de las alternativas de protección presentes en la literatura, se plantea una metodología de diseño y se aplica en el desarrollo de un Power Clamp. Para lograrlo, se realiza una evaluación y comparación del desempeño de las arquitecturas más referenciadas. Estas son realizadas a través de varias simulaciones. Como resultado de este trabajo, se presenta el diseño de un circuito de protección en tecnología CMOS de 0,354m que soporta un nivel de descarga de 8kV con el modelo de cuerpo humano (HBM). El desempeño del circuito diseñado se valida mediante simulaciones postlayout utilizando análisis Monte Carlo y variaciones en la temperatura. Estas muestran que el diseño realizado es robusto ante variaciones del proceso. Además, todas las especificaiones se cumplen para un rango de temperatura entre —45 = 105%C. Lo anterior se realiza utilizando los modelos de los dispositivos que proporciona la tecnología CMOS C35B4C3 de Austria Micro Systems (AMS).