Diseño de una celda de memoria sram integrada en tecnología cmos

Abstract

El escalamiento de la tecnología CMOS en circuitos integrados ha permitido incrementar el número de transistores por unidad de área, específicamente en el campo de memorias, esto significa un incremento en la capacidad de almacenamiento. Sin embargo, debido al escalamiento el proceso de fabricación es más exigente, incrementando la pérdida de datos. Por otra parte, el continuo uso de aplicaciones portátiles ha hecho de la autonomía de los dispositivos, un aspecto importante en el diseño circuitos integrados. Una solución para reducir el consumo es reducir el valor de la tensión de alimentación y operar los circuitos en región de subumbral. No obstante, las condiciones de operación son más exigentes comparadas con las regiones de saturación y triodo. Considerando lo anterior, este trabajo aborda la SRAM y el diseño de una celda de almacenamiento en tecnología UMC 90nm. Primero, son presentadas algunas consideraciones y análisis de la arquitectura de la SRAM y sus componentes. Luego, es revisado el estado del arte de celdas SRAM y basado en este fueron escogidas dos topologías (simple y diferencial), para analizar y evaluar junto con la tradicional celda 6T. La celda 10T diferencial fue escogida para este trabajo de acuerdo con consideraciones de rendimiento y diseño. La estrategia seguida fué: Centralizar las WTC de los inversores CMOS en antiparalelo desde las expresiones algebráicas del circuito y luego encontrar la tensión de alimentación óptima de acuerdo con el mínimo consumo de energía. Los resultados de simulación bajo Spectre fueron: Vyp = 215 [mV], SNM = 68,7 [mV], P = 4,27 [nW], f = 500 [KHz], usando el modelo BSIM4v4.3. Adicionalmente, es aplicada PG para optimizar la celda 6T y una discusión es planteada. Finalmente, fué trazado el layout del circuito de acuerdo con las reglas del fabricante y validados los resultados estadísticamente por medio de simulaciones Monte Carlo considerando el mismtach y las variaciones del proceso.