ADVANCED LAYOUT AND SENSITIVITY ANALYSIS OF A VOLTAGE COMPARATOR IN 28NM CMOS TECHNOLOGY

Abstract

Este trabajo aborda la mejora del diseño de un comparador de voltaje para disminuir variaciones en los parámetros de este mediante la aplicación de técnicas avanzadas de layout y análisis de sensibilidad, orientado a un controlador PWM analógico para un convertidor DC-DC reductor en tecnología CMOS de 28 nm. En nodos tecnológicos avanzados, la variabilidad del proceso y los efectos dependientes del layout (LDE), como Shallow Trench Isolation y Well Proximity Effect, afectan significativamente el comportamiento de los circuitos analógicos, impactando la precisión de conmutación, el retardo y la eficiencia energética. El comparador de referencia se caracteriza inicialmente mediante simulaciones PVT y Monte Carlo con el fin de evaluar su robustez, presentando una sensibilidad reducida ante las variaciones de los parametros de rendimiento. Posteriormente, se realiza un análisis de sensibilidad para identificar los parámetros más críticos que influyen en la velocidad de conmutación y la variabilidad. A partir de estos resultados, se procede al rediseño del circuito y a la implementación del layout empleando estrategias orientadas a mitigar LDE y el desajuste entre dispositivos. Finalmente, se lleva a cabo una verificación completa post-layout, que incluye extracción parasitaria, análisis PVT y simulaciones Monte Carlo, con el propósito de comparar cuantitativamente el rediseño frente al diseño de referencia, garantizando el cumplimiento de las especificaciones establecidas.