Dynamic comparator design for a regulated charge pump circuit in 130nm cmos technology

Abstract

En este trabajo se presenta el diseño de un comparador dinámico de doble cola para un control de realimentación de voltaje en una bomba de carga en tecnología CMOS de 130nm. La bomba de carga entrega una tensión de referencia para una memoria no volátil embebida (eNVM). Se consideran el offset referido a la entrada y el tiempo de retardo durante el proceso de diseño, incluyendo simulaciones de Montecarlo y esquinas para la verificación de las características eléctricas del comparador dinámico, los resultados de esta verificación confirman el resultado del análisis, con el fin de alcanzar los requisitos de la bomba de carga. El comparador dinámico diseñado utiliza una fuente de alimentación de 1,2 V, con un tiempo de retardo de 920ps y una frecuencia de operación máxima de 1.087 GHz, un consumo de energía de 142.68 µW a 100 MHz de frecuencia de reloj y un consumo máximo de energía de 772,21 µW a una frecuencia de reloj de 1 GHz con 20fF de carga capacitiva, un offset máximo referido a la entrada de 8mV y un área de layout final de Una técnica de compensación de offset digital se implementa como resultado del análisis y comparación de dos alternativas diferentes, mejorando el rendimiento del comparador dinámico para un trabajo posterior; en ambas alternativas el offset inducido se redujo de 40mV a menos de 1mV, mientras que el consumo de energía se elevó un 10% y la máxima frecuencia de operación se redujo un 5% en ambas alternativas