Digital-to-time circuits for clock and data recovery

Abstract

Este documento resume la selección de topologías, el proceso de diseño, la implementación del layout y los resultados de simulaciones post-layout de dos circuitos fundamentales en las arquitecturas del estado del arte de circuitos Clock and Data Recovery. Estos circuitos son el phase interpolator (PI) y el CML to CMOS Converter (CML-to-CMOS), que juntos conforman el sistema de generación del reloj del Clock and Data Recovery. Las topologías para estos circuitos fueron seleccionadas a partir de una revisión del estado del arte, en base a las ventajas y desventajas de desempeño de cada una de ellas. Se propone y describe una metodología de diseño para las arquitecturas seleccionadas, el cual fue estructurado a partir de la experiencia de diseño. El diseño fue validado mediante análisis de variaciones PVT y Monte Carlo, mostrando un desempeño apropiado para aplicaciones de Clock and Data Recovery Los layouts de estos circuitos fueron desarrollados utilizando técnicas como centroide común e interdigitación. Estos circuitos fueron diseñados en una tecnología de 180nm y ocupan un área de 1012 (CML-to-CMOS) y 10710 (PI). Finalmente, se reporta la escritura de un artículo científico acerca de una arquitectura novedosa para implementar Level Shifters, desarrollada en paralelo con la presente tesis. El desempeño del Level Shifter también fue evaluado a través de análisis de variaciones PVT y Monte Carlo y su layout ocupa un área de 156.