Implementation of a digital low drop-out regulator with a self-generated clock in a cmos technology

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dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.authorFlórez Bonza, Joan Manuel
dc.date.accessioned2024-03-04T01:11:53Z
dc.date.available2021
dc.date.available2024-03-04T01:11:53Z
dc.date.created2021
dc.date.issued2021
dc.description.abstractActualmente, en la mayoría de los sistemas en chip (SoC), se utilizan reguladores analógicos de bajacaída (A-LDO) para suministrar los diferentes dominios de voltaje en el sistema. El problema conlas aplicaciones de baja potencia es que (A-LDO) tienen una eficiencia reducida cuando la tensiónde alimentación es baja. Una opción alternativa son los reguladores digitales de baja caída (D-LDO)debido a su bajo voltaje de funcionamiento, pero estos reguladores presentan un problema comúndebido a la respuesta lenta a eventos transitorios como caídas/subidas de tensión de alimentación.Una de las soluciones a este problema es aumentar la frecuencia de funcionamiento del D-LDO, loque aumenta la velocidad de respuesta pero también aumenta el consumo de energía. El D-LDOcon reloj autogenerado, es una solución que ataca este problema directamente, proporcionando unreloj de alta frecuencia solo cuando hay un evento de caída o aumento de voltaje de salida, peroen un estado estable , funciona con el reloj de frecuencia más baja externo al regulador. En estetrabajo, proponemos implementar el DLDO del trabajo previo pero haciendo ajustes al diseño original,para que sea completamente sintetizable usando un área pequeña en un SoC. El diseño previoexistente del trabajo previo, no cumplía con algunos aspectos que no permitían que se sintetizaracompletamente, este problema se aborda en este trabajo, ajustando los diseños de algunas celdasde la (D-LDO) mencionada, a un formato de celda estándar. Los resultados muestran una mejoraen la respuesta a eventos transitorios utilizando un sistema sintetizable, en comparación con otrassoluciones propuestas que utilizan un reloj permanente de alta frecuencia. El voltaje de salida cae221.1mV con un paso de corriente de carga de 400ns de 1mA a 20mA (( LOAD = 10pF).
dc.description.abstractenglishCurrently, in most systems on chip (SoC), analog low-dropout (A-LDO) regulators are used to supplythe different voltage domains in the system. The problem with low power applications is that (A-LDO)have reduced efficiency when the supply voltage is low. An alternative option are digital low dropout(D-LDO) regulators because of their low operating voltage, but these regulators present a commonproblem due to slow response to transient events such as supply voltage dips/surges. One of thesolutions to this problem is to increase the operating frequency of the D-LDO, which increases theresponse speed but also increases the power consumption. The D-LDO with previous work selfgenerated clock, is a solution that attacks this problem directly, providing a high-frequency clock onlywhen there is an event of drop or increase of output voltage, but in a steady-state, it works with thelower frequency clock external to the regulator. In this work, we propose to implement the DLDO ofprevious work but making adjustments to the original design, so that it is fully synthesizable usinga small area in an SoC. The existing previous design of previous work, did not comply with someaspects that did not allow it to be fully synthesized, this problem is addressed in this work, adjustingthe designs of some cells of the (D-LDO) mentioned, to a format of a standard cell. The results showan improvement in the response to transient events using a synthesizable system, compared to otherproposed solutions that use a permanent high-frequency clock. The output voltage drops 221.1mVwith a 400ns load current step from 1mA to 20mA (@ LOAD = 10pF).
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/40976
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectBúfer Tri Estados
dc.subjectComparador
dc.subjectBaja Caída
dc.subjectTecnología Cmos.
dc.subject.keywordTri-State Buffer
dc.subject.keywordComparator
dc.subject.keywordLow Drop-Out
dc.subject.keywordCmos Technology
dc.titleImplementation of a digital low drop-out regulator with a self-generated clock in a cmos technology
dc.title.englishImplementation of a digital low drop-out regulator with a self-generatedclock in a cmos technology []
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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