Impedance matching circuit for high speed applications

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dc.contributor.advisorMoya Baquero, Juan Sebastian
dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.authorDovale Vargas, Luisa Fernanda
dc.date.accessioned2024-03-03T23:57:15Z
dc.date.available2018
dc.date.available2024-03-03T23:57:15Z
dc.date.created2018
dc.date.issued2018
dc.description.abstractEste trabajo presenta la metodolog´ıa de diseno de una red de adaptaci ˜ on resistiva varia- ´ ble de forma integrada utilizando la tecnolog´ıa estandar CMOS tsmc 180nm, para lograr la ´ maxima transferencia de potencia en aplicaciones USB 3.0. Las descargas electrostáticas ´ (ESD) se consideran durante el diseno de la red de adaptaci ˜ on para garantizar la seguridad ´ del oxido de los transistores. Además, se consideran las altas densidades de corriente y ´ los altos voltajes producidos por diferentes modelos de ESD, como el modelo de maquina ´ (MM) y el modelo de cuerpo humano (HBM) para el dimensionamiento de los elementos, a fin de asegurar su integridad f´ısica. La topolog´ıa presentada en este trabajo esta compuesta ´ por una resistencia en serie con un transistor NMOS en funcion switch para variar el valoréquivalente de la red de resistencia. Se propone la inclusion de un divisor de tensión de bajo ´ consumo compuesto por transistores PMOS, para evitar superar la tension de ruptura en los ´ terminales puerta-surtidor de los transistores NMOS durante una descarga electrostatica. ´ La red de adaptacion tiene un rango de operación de 65 ´ Ω a 35Ω distribuidos en 30 ramas de resistencia diferentes en paralelo. La accion de control de la red de adaptación se lo- ´ gra mediante la implementacion de códigos termómetro y binario. Se implementa un bloque ´ de calibracion para mitigar las variaciones debidas a las variaciones de Proceso-Voltaje- ´ Temperatura (PVT), garantizando siempre el correcto rango de operacion para diferentes ´ condiciones extremas. Se obtiene un consumo de corriente estatico máximo de aproxima- ´ damente 8mA para los resultados de simulaciones de esquina (corners).
dc.description.abstractenglishThis work presents the design methodology of an integrated variable resistance adaptation network using a standard CMOS tsmc 180nm technology, for achieving maximum power transfer in USB 3.0 applications. Electrostatic discharges (ESD) are considered during the design of the adaptation network for guarantying transistor oxide safety value. Additionally, high current densities and high voltages produced by different ESD models such as the machine model (MM) and the human body model (HBM) are considered for elements dimensioning, in order to assure its physical integrity. The topology presented in this work is composed by a resistance in series with an NMOS switching transistor for varying the equivalent resistance network value. A proposed low power consumption voltage divider paths composed by PMOS transistors are included, for avoiding overtaking NMOS transistor breakdown voltages branches during an electrostatic discharge. The adaptation network has an operating range from 65Ω to 35Ω distributed in 30 different resistance branches in parallel. The control action of the adaptation network is achieved by implementing both thermometer and binary codes. A calibration block is implemented for mitigating Process-Voltage-Temperature (PVT) variations, to ensuring always correct operation range in different extreme conditions. An 8mA maximum static current consumption is achieved for corner simulations results.
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/37848
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectCodigo Binario
dc.subjectEvento Esd
dc.subjectProtección Esd
dc.subjectRed De Adaptación´ De Impedancias
dc.subjectCodigo Termómetro.
dc.subject.keywordBinary Code
dc.subject.keywordEsd Event
dc.subject.keywordEsd Protection
dc.subject.keywordImpedance Matching Network
dc.subject.keywordThermometer Code.
dc.titleImpedance matching circuit for high speed applications
dc.title.englishImpedance matching circuit for high speed applications.
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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Ingeniería Electrónica