Partial implementation of the physical layer of usb 3.1 receiver.

Abstract

Este documento presenta la implementación de un 128b/132b alineador de bloques y un bufer elástico en una tecnología de bajo costo estándar CMOS 0.18 m. Se aborda el problema de la reducción del ancho de banda y de la reducción del área ocupada paralelizando los bits de entrada de la capa física digital. La arquitectura implementada en el 128b/132b alineador de bloques usa la técnica de control de concatenación, reduciendo 36% del área ocupada y aumenta la frecuencia máxima de operación 48%. Además, la arquitectura implementada del bufer elástico usa la técnica de ensanchamiento de canal, reduciendo 78% del área ocupada y aumenta la frecuencia máxima de operación 42%. La parte implementada de la capa física funciona a una frecuencia de operación de 416MHz. Este trabajo demuestra la viabilidad de la implementación de los circuitos digitales presentes en la capa física de un receptor USB 3.1 en una tecnología de bajo costo. Al presentar los resultados de síntesis, se observa el incremento de la frecuencia de operación al comparar con las arquitecturas tradicionales presentes en el estado del arte. De este modo, es posible implementar un transceiver compatible con USB 3.1 en una tecnología con un proceso de fabricación mas grande al estándar CMOS 28 nm, lo cual reduce en gran medida el costo de un transceiver compatible con USB 3.1.