Partial implementation of the physical layer of usb 3.1 receiver.

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dc.contributor.advisorDuran Blanco, Ckristian Ricardo Esteban
dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.authorSerrano Peña, Ronaldo Enrique
dc.date.accessioned2024-03-04T00:43:10Z
dc.date.available2020
dc.date.available2024-03-04T00:43:10Z
dc.date.created2020
dc.date.issued2020
dc.description.abstractEste documento presenta la implementación de un 128b/132b alineador de bloques y un bufer elástico en una tecnología de bajo costo estándar CMOS 0.18 m. Se aborda el problema de la reducción del ancho de banda y de la reducción del área ocupada paralelizando los bits de entrada de la capa física digital. La arquitectura implementada en el 128b/132b alineador de bloques usa la técnica de control de concatenación, reduciendo 36% del área ocupada y aumenta la frecuencia máxima de operación 48%. Además, la arquitectura implementada del bufer elástico usa la técnica de ensanchamiento de canal, reduciendo 78% del área ocupada y aumenta la frecuencia máxima de operación 42%. La parte implementada de la capa física funciona a una frecuencia de operación de 416MHz. Este trabajo demuestra la viabilidad de la implementación de los circuitos digitales presentes en la capa física de un receptor USB 3.1 en una tecnología de bajo costo. Al presentar los resultados de síntesis, se observa el incremento de la frecuencia de operación al comparar con las arquitecturas tradicionales presentes en el estado del arte. De este modo, es posible implementar un transceiver compatible con USB 3.1 en una tecnología con un proceso de fabricación mas grande al estándar CMOS 28 nm, lo cual reduce en gran medida el costo de un transceiver compatible con USB 3.1.
dc.description.abstractenglishThis document presents an implementation of a 128b/132b block aligner and an elastic buffer in a CMOS standard 0.18 m low-cost technology. We address the problem of reducing bandwidth and occupying a smaller area by increasing the number of parallel bits in the physical structure. The architecture implemented for the 128b/132b block aligner uses the technique of concatenation control, reducing 36% the area occupied, and the maximum operation frequency increases 48%. Regarding the architecture implemented for the elastic buffer use the technique of channel enlargement, synthesis results demonstrate a reduction of 78% for the occupied area, and the maximum operation frequency increases 42%. The digital-physical layer interface supports a worst-case configurable-bygeneration frequency up to 416MHz. This work demonstrates the viability of the implementation of the digital circuits present in the physical layer of a USB 3.1 receiver in low-cost technology. We present the results of the synthesis, observe an increase in the frequency of operation compare to the traditional state of the art architectures. In this way, it will be possible to implement a transceiver compatible with USB 3.1 in technology with a manufacturing process higher than CMOS standard 28 nm, which significantly reduces the cost of a USB 3.1 compatible transceiver.
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/40067
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subject128b/132b alineador de bloques
dc.subjectBufer elastico
dc.subjectDescrambling
dc.subjectFrecuencia de operación
dc.subjectRC corners.
dc.subject.keyword128b/132b block aligner
dc.subject.keywordElastic buffer
dc.subject.keywordDescrambling
dc.subject.keywordOperation frequency
dc.subject.keywordRC corners.
dc.titlePartial implementation of the physical layer of usb 3.1 receiver.
dc.title.englishPartial implementation of the physical layer of usb 3.1 receiver
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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Ingeniería Electrónica