Development of a 130nm digital standard cell library

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dc.contributor.advisorAmaya Palacio, José Alejandro
dc.contributor.advisorGómez Ortiz, Héctor Iván
dc.contributor.authorSierra Pérez, Julián Humberto
dc.date.accessioned2024-03-03T22:06:47Z
dc.date.available2015
dc.date.available2024-03-03T22:06:47Z
dc.date.created2015
dc.date.issued2015
dc.description.abstractSe propone el diseño de un conjunto de celdas digitales estándar incluidas dentro de una librería para aplicaciones de alta frecuencia en tecnología CMOS de 130nm. La librería cuenta con trece circuitos digitales los cuales son ocho compuertas de lógica combinacional, tres flip-flops para lógica secuencial y dos estructuras de optimización de circuitos integrados. Dos Flip-flops para operar en frecuencias sobre los 4.45 GHz. Comúnmente estas arquitecturas son usadas para bajo consumo y frecuencia de reloj moderada, pero en este trabajo se plantea un diseño de estas para alta velocidad con un incremento relativo en la potencia consumida. Se usa una estrategia de iteración para calcular las dimensiones del transistor para alcanzar la frecuencia de operación requerida. Las celdas diseñadas pueden ser usadas para diseñar sistemas digitales complejos de alta velocidad. El flujo de diseño usado incluye la selección del tamaño de los transistores, esquemáticos, implementación layout y simulaciones post-layout. Además se presenta un ejemplo de síntesis digital con las celdas estándar propuestas. Para realizar una comparación relativa entre los flip-flops diseñados, este trabajo usa una figura de mérito (FOM) en unidades de pW/Hz. Los Flip-flops de alta frecuencia TSPC y SA presentan una FOM de 0.2392 pW/Hz y 1.0126 pW/Hz -gate Based
dc.description.abstractenglishDigital standard cells designed for high frequency applications in 130nm CMOS technology is proposed in this work. The library has thirteen digital circuits, these circuits are eight combinational logic gates, three flip-flops for sequential logic and two structures for optimization of integrated circuits. Two dynamic Flip-Flops with True Single Phase Clock (TSPC) and StrongArm (SA) topologies were optimized to operate up to 4.45GHz. Commonly these architectures are used to low power and moderate clock frequency, but in this work a design of these circuits is developed with the objective of reach high speed with relative increment of power consumption. An iterative strategy to calculate the transistor dimensions to achieve the requested operation frequency was used. The designed cells can be used to design complex high speed digital systems. The used design flow includes the transistors size selection, schematic and layout implementation and post-layout simulation. Also, an example of digital synthesis with the proposed standard cells is presented. To do a fair comparison between designed flip-flops, this work uses a figure of merit (FOM) in pW/Hz. High frequency flip-flops TSPC and SAFFs present a FOM of 0.2392 pW/Hz and 1.0126 pW/Hz respectively whereas the Pass-Gate Based D FF has a FOM of 0.1146 pW/Hz.
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/32578
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectCeldas Digitales
dc.subject130Nm
dc.subjectCompuertas Digitales
dc.subjectFlip-Flop
dc.subjectCircuitos Integrados.
dc.subject.keywordStandard Cell
dc.subject.keyword130Nm
dc.subject.keywordCmos
dc.subject.keywordDigital Gates
dc.subject.keywordFlip-Flop
dc.subject.keywordStrong Arm
dc.subject.keywordTspc
dc.subject.keywordAsic.
dc.titleDevelopment of a 130nm digital standard cell library
dc.title.englishDevelopment of a 130nm digital standard cell library
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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Ingeniería Electrónica