Cdr circuit-blocks: design and verification using verilog
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Date
2017
Authors
Navarro Galvan, Laura Cristina
Evaluators
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Publisher
Universidad Industrial de Santander
Abstract
En este trabajo se presenta una metodología de diseño para circuitos de recuperación de datos y reloj (CDR) basados en una fijación digital de fase (DPLL), utilizando un flujo completo de diseño de circuitos integrados digitales. Con el fin de comprender los trade-offs de diseño y los desafíos involucrados en el proceso, el desarrollo de la metodología permite el diseño y la validación del sistema CDR digital utilizando un modelo lineal, una simulación en el tiempo y una implementación a nivel RTL. Donde, el modelo lineal y el modelo en el tiempo son implementados utilizando Matlab-Simulink y el modelo a nivel RTL se realiza usando Verilog. Dos CDR a 5 Gbps fueron diseñados y validados en tecnología CMOS de 130nm. El primer circuito fue diseñado para especificaciones generales y el segundo circuito fue diseñado para el estándar USB 3.0. Finalmente, los resultados de los diseños validan la metodología usada. Por lo tanto, el desarrollo del trabajo permite diseñar circuitos CDR aplicables a tecnologías de procesamiento digital más baratos, extremadamente bajos en potencia, insensibles al ruido de suministro y fácilmente transportados a través de múltiples tecnologías y objetivos de velocidad. Así mismo, este trabajo ayudaría a los diseñadores a acelerar el proceso de diseño de las arquitecturas CDR. Conjuntamente, el flujo de diseño utilizado incluye la implementación esquemática y layout.
Description
Keywords
Clock And Data Recovery (Cdr), Phase Locked Loop (Pll), Methodology, Flow Design, High-Speed Interfaces.