Cdr circuit-blocks: design and verification using verilog

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dc.contributor.advisorArdila Ochoa, Javier Ferney
dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.authorNavarro Galvan, Laura Cristina
dc.date.accessioned2024-03-03T23:26:57Z
dc.date.available2017
dc.date.available2024-03-03T23:26:57Z
dc.date.created2017
dc.date.issued2017
dc.description.abstractEn este trabajo se presenta una metodología de diseño para circuitos de recuperación de datos y reloj (CDR) basados en una fijación digital de fase (DPLL), utilizando un flujo completo de diseño de circuitos integrados digitales. Con el fin de comprender los trade-offs de diseño y los desafíos involucrados en el proceso, el desarrollo de la metodología permite el diseño y la validación del sistema CDR digital utilizando un modelo lineal, una simulación en el tiempo y una implementación a nivel RTL. Donde, el modelo lineal y el modelo en el tiempo son implementados utilizando Matlab-Simulink y el modelo a nivel RTL se realiza usando Verilog. Dos CDR a 5 Gbps fueron diseñados y validados en tecnología CMOS de 130nm. El primer circuito fue diseñado para especificaciones generales y el segundo circuito fue diseñado para el estándar USB 3.0. Finalmente, los resultados de los diseños validan la metodología usada. Por lo tanto, el desarrollo del trabajo permite diseñar circuitos CDR aplicables a tecnologías de procesamiento digital más baratos, extremadamente bajos en potencia, insensibles al ruido de suministro y fácilmente transportados a través de múltiples tecnologías y objetivos de velocidad. Así mismo, este trabajo ayudaría a los diseñadores a acelerar el proceso de diseño de las arquitecturas CDR. Conjuntamente, el flujo de diseño utilizado incluye la implementación esquemática y layout.
dc.description.abstractenglishA design methodology for clock and data recovery (CDR) circuits based on a digital phase locked loop (DPLL) using a complete digital flow design is presented in this work. In order to understand the design trade-offs and the challenges involved in the process, the development of the methodology allows the validation of the digital CDR system using a linear model, a time step simulation and an implementation at RTL level. Where, the linear model and the time step simulation model are implemented using Matlab and Matlab-Simulink, respectively, and the RTL-level model is performed using Verilog. Two CDR at 5Gbps were designed and validated in 130nm CMOS technology. The first circuit was designed for general specifications and the second one circuit was designed for the USB standard 3.0. Finally, the results of the designs validate the methodology used. Thus, the development of the work allows designing CDR circuits applicable to digital processing technologies, cheaper, extremely low in power, insensitive to supply noise and easily ported across multiple technologies and speed targets. Also, this work would help designers to speed up the design process of the CDR architectures. Additionally, the used design flow includes schematic and layout implementation of the two circuits.
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/37023
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectClock And Data Recovery (Cdr)
dc.subjectPhase Locked Loop (Pll)
dc.subjectMethodology
dc.subjectFlow Design
dc.subjectHigh-Speed Interfaces.
dc.subject.keywordClock And Data Recovery (Cdr)
dc.subject.keywordPhase Locked Loop (Pll)
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dc.subject.keywordHigh-Speed Interfaces.
dc.titleCdr circuit-blocks: design and verification using verilog
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dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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Ingeniería Electrónica