Design of a SAR-Assisted Pipeline Two-Stage ADC in 65nm CMOS Technology.

Suárez Montero, Andrés Daniel; Suárez Maffold, David Mauricio

Design of a SAR-Assisted Pipeline Two-Stage ADC in 65nm CMOS Technology.

dc.contributor.advisor	Ardila Ochoa, Javier Ferney
dc.contributor.advisor	Hernandez Herrera, Hugo Daniel
dc.contributor.author	Suárez Montero, Andrés Daniel
dc.contributor.author	Suárez Maffold, David Mauricio
dc.contributor.evaluator	Dovale Vargas, Luisa Fernanda
dc.contributor.evaluator	Herrera Celis, Jose Luis
dc.date.accessioned	2025-05-16T16:34:12Z
dc.date.available	2025-05-16T16:34:12Z
dc.date.created	2025-05-14
dc.date.embargoEnd	2026-11-14
dc.date.issued	2025-05-14
dc.description.abstract	Los convertidores analógico-digitales (ADC) son componentes esenciales en todos los SoC (System-on-Chip), ya que permiten la transformación de señales analógicas en datos digitales para su procesamiento en diversas aplicaciones. A medida que avanza la tecnología, la creciente demanda de dispositivos integrados y sistemas embebidos más complejos ha impulsado la necesidad de ADC con especificaciones cada vez más estrictas, como altas frecuencias de muestreo, bajo consumo de potencia, alta relación señal-ruido (SNR), resoluciones precisas y poca área ocupada, en especial para aplicaciones que requieren múltiples canales de conversión. En el diseño de ADCs, la elección de la arquitectura es fundamental, ya que cada una ofrece ventajas específicas y permite optimizar distintos parámetros de rendimiento. Entre las diversas arquitecturas, las de aproximación sucesiva (SAR) ofrecen eficiencia en potencia y área, mientras que los pipelines destacan en aplicaciones de alta velocidad. En los últimos años, han surgido arquitecturas como la SAR-assisted Pipeline que combinan las mejores características de cada arquitectura. Este trabajo se centra en el estudio y diseño de un ADC de pipeline de dos etapas asistido por SAR con un enfoque pseudo diferencial en un proceso CMOS de 65 nm, que optimiza el consumo de energía y minimiza el área del chip. Inicialmente, se analizaron las arquitecturas emergentes y se evaluaron nuevas propuestas de diseño acordes con los objetivos del proyecto. La implementación pseudo diferencial permite el muestreo en un terminal, manteniendo ventajas como la reducción del ruido de modo común y mayor inmunidad a interferencias, eliminando la necesidad de un controlador de entrada diferencial dedicado. Definida la arquitectura, se diseñan los bloques de circuitos individuales y se validan mediante simulaciones para garantizar el cumplimiento de las especificaciones requeridas. El ADC propuesto se somete a una exhaustiva verificación, que incluye simulaciones con variaciones de proceso, voltaje y temperatura (PVT), así como análisis Monte Carlo para evaluar el rendimiento ante fluctuaciones estadísticas. Si los resultados confirman el cumplimiento de los objetivos de las especificaciones, se concluye el proceso de diseño.
dc.description.abstractenglish	Analog-to-digital converters (ADCs) are essential components in every SoC (System-on-Chip), as they enable the transformation of analog signals into digital data for processing in various applications. As technology advances, the growing demand for more complex embedded devices and embedded systems has driven the need for ADCs with increasingly stringent specifications, such as high sampling rates, low power consumption, high signal-to-noise ratio (SNR), precise resolutions, and small footprint, especially for applications requiring multiple conversion channels. In ADC design, the choice of architecture is critical, as each offers specific advantages and allows different performance parameters to be optimized. Among the various architectures, successive approximation (SAR) architectures offer power and area efficiency, while pipelines excel in high-speed applications. In recent years, architectures such as the SAR-assisted Pipeline have emerged that combine the best features of each architecture. This work focuses on the study and design of a two-stage SAR-assisted pipeline ADC with a pseudo-differential approach in a 65 nm CMOS process, which optimizes power consumption and minimizes chip area. Initially, emerging architectures were analyzed and new design proposals in line with the project objectives were evaluated. The pseudo differential implementation allows sampling at a terminal while maintaining advantages such as common mode noise reduction and increased interference immunity, eliminating the need for a dedicated differential input driver. Once the architecture is defined, the individual circuit blocks are designed and validated through simulations to ensure compliance with the required specifications. The proposed ADC undergoes extensive verification, including simulations with process, voltage, and temperature (PVT) variations, as well as Monte Carlo analysis to evaluate performance against statistical fluctuations. If the results confirm compliance with the specification objectives, the design process is concluded.
dc.description.degreelevel	Pregrado
dc.description.degreename	Ingeniero Electrónico
dc.format.mimetype	application/pdf
dc.identifier.instname	Universidad Industrial de Santander
dc.identifier.reponame	Universidad Industrial de Santander
dc.identifier.repourl	https://noesis.uis.edu.co
dc.identifier.uri	https://noesis.uis.edu.co/handle/20.500.14071/45496
dc.language.iso	eng
dc.publisher	Universidad Industrial de Santander
dc.publisher.faculty	Facultad de Ingeníerias Fisicomecánicas
dc.publisher.program	Ingeniería Electrónica
dc.publisher.school	Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rights	info:eu-repo/semantics/openAccess
dc.rights.accessrights	info:eu-repo/semantics/openAccess
dc.rights.coar	http://purl.org/coar/access_right/c_abf2
dc.rights.creativecommons	Atribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.license	Atribución-NoComercial-SinDerivadas 2.5 Colombia (CC BY-NC-ND 2.5 CO)
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/4.0/
dc.subject	ADC
dc.subject	ENOB
dc.subject	SINAD
dc.subject	Pseudo diferencial
dc.subject	Conmutación basada en VCM
dc.subject	Pipeline asistido por SAR
dc.subject.keyword	ADC
dc.subject.keyword	SAR Assisted Pipeline
dc.subject.keyword	ENOB
dc.subject.keyword	SINAD
dc.subject.keyword	Pseudo-Differential
dc.subject.keyword	VCM Based Switching
dc.title	Design of a SAR-Assisted Pipeline Two-Stage ADC in 65nm CMOS Technology.
dc.title.english	Design of a SAR-Assisted Pipeline Two-Stage ADC in 65nm CMOS Technology.
dc.type.coar	http://purl.org/coar/resource_type/c_7a1f
dc.type.hasversion	http://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.local	Tesis/Trabajo de grado - Monografía - Pregrado