A digital low-dropout regulator for low-supply voltage operation

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dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.advisorRueda Guerrero, Luis Eduardo
dc.contributor.authorRomero Rondon, Gabriel Steven
dc.date.accessioned2023-04-06T03:39:06Z
dc.date.available2023
dc.date.available2023-04-06T03:39:06Z
dc.date.created2019
dc.date.issued2019
dc.description.abstractLas aplicaciones de sistemas integrados o sistemas en chip (SoC) con limitaciones en el presupuesto de energía requieren que sus circuitos trabajen a la mínima tensión de alimentación posible. SoC típicos utilizan reguladores de baja caída de tensión (LDO) analógicos, pero el amplificador de error en un LDO analógico implica que la tensión mínima de entrada tiene que ser mayor. Los LDO digitales (D-LDO) han surgido como una alternativa para la conversión de voltaje debido a que pueden operar a tensiones más bajas que sus contrapartes analógicas. Sin embargo, los D-LDOs poseen un bajo desempeño ante eventos transitorios, como caídas de tensión. Para mejorar esta respuesta transitoria, algunas soluciones proponen incrementar de forma indiscriminada la frecuencia de operación del D-LDO, pero esto aumenta significativamente el consumo de potencia. Para atacar este vínculo entre la velocidad y el consumo de potencia, en este trabajo se propone un LDO completamente digital que implementa un reloj autogenerado. El D-LDO propuesto se compone únicamente de celdas digitales estándar, esto permite que el diseño sea escalable en cuanto a proceso, voltajes de entrada y voltajes de salida. Los resultados obtenidos demuestran mejoras en la respuesta transitoria cuando se comparan con soluciones previas que utilizan una frecuencia externa de reloj similar a la utilizada en este diseño. La salida de este circuito cae 150mV cuando ocurre un salto de corriente que va desde 1mA hasta 20mA en un tiempo de 400ns (@CLOAD = 10pF) y exhibe una eficiencia máxima de corriente de 96.2%. El regulador propuesto ocupa un área de 0.029mm2 en una tecnología estándar CMOS de 180 nanómetros. *
dc.description.abstractenglishSystem-on-chip (SoC) applications with limited power budget require circuits to work at their minimum operating supply voltage. Typical SoC utilizes analog low-dropout (ALDO) regulators as its voltage converter, but the error amplifier in the A-LDO entails a higher constraint in the lowest supply voltage. Digital low-dropout (D-LDO) regulators have emerged as an alternative voltage converter due to their lower operating-voltage limit. However, D-LDOs have demonstrated poor response during transient events, such as voltage drops. To enhance the transient response, common solutions indiscriminately increase the D-LDO operating frequency, leading to higher power consumption. To address the power-speed trade-off, we propose a fully-digital LDO implementing a self-generated clock. The proposed D-LDO is composed exclusively by digital standard cells, this feature enables the voltage and process scalability of this design. Our results show transient response improvements compared to prior solutions utilizing similar external-clock frequencies. The output voltage drops 150mV with a 400ns load current step from 1mA to 20mA (@CLOAD = 10pF) and exhibits a maximum current efficiency of 96.2%. The proposed regulator occupies an area of 0.029mm2 in a 180-nm CMOS standard technology. This fully-standard cell design can be replicated in order to meet the different specifications for ultra-fine-grained applications in SoCs implemented in different technologies *
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/13434
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightsinfo:eu-repo/semantics/openAccess
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.coarhttp://purl.org/coar/access_right/c_abf2
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/4.0/
dc.subjectRegulador De Baja Caída De Tensión
dc.subjectRegulador De Tensión Con Lógica Digital
dc.subjectComparadores
dc.subjectReloj Autogenerado
dc.subjectCeldas Digitales Estándar
dc.subject.keywordLow-Dropout Regulator
dc.subject.keywordContinuous Comparator
dc.subject.keywordDynamic Comparator
dc.subject.keywordSelf-Generated Clock
dc.subject.keywordStandard Cells
dc.titleA digital low-dropout regulator for low-supply voltage operation
dc.title.englishA digital low-dropout regulator for low-supply voltage operation*.
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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Ingeniería Electrónica