Implementación de un acelerador para aes de 128 bits en fpga
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Date
2021
Authors
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Publisher
Universidad Industrial de Santander
Abstract
En este documento se presenta el proceso de diseño de un acelerador por medio de hardware para el algoritmo Advance Encryption Standard (AES) de 128 bits. Este acelerador se desarrolló paraoperar como el periférico en un System-on-chip que opera con un procesador RISC-V de 32 bitsa 200MHz de frecuencia. Este acelerador tiene como finalidad mejorar el rendimiento del AES de128 bits comparado contra una implementación por software. Se presenta el diseño del aceleradordesde el diseño de los módulos y su diseño preliminar. Se presenta el proceso de mejora del diseñopreliminar, se plantea un mejor pipeline el cual mejora el tiempo de encriptación y el proceso de disminución de área llevado a cabo para el diseño final. Este diseño demora 50 ciclos de reloj en realizarel proceso de encriptación, esto sin contar la demora en el tiempo de carga de información propiadel bus. Este diseño, junto al System-on-chip, fue sintetizado para poder realizar simulaciones paracorroborar el funcionamiento y la medición del tiempo de ejecución. La implementación se realizaen una ARTIX 7 FPGA trainer board. Extrayendo la información del System-on-chip se tiene que elacelerador demora 95 ciclos de reloj contando el tiempo de carga de información. Adicionalmente serealizó una comparación del periférico contra una implementación por software. El acelerador implementado presenta una mejora cercana al 7200 % en cantidad de datos procesados comparado conuna implementación por software. También presenta una mejora en espacio utilizado cercana a la mitad, esto comparado con la literatura.
Description
Keywords
System-On-Chip, Fpga, Criptografía, Aes.