Implementación de un acelerador para aes de 128 bits en fpga

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dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.authorPardo Bohórquez, Oscar Iván
dc.date.accessioned2024-03-04T01:11:54Z
dc.date.available2021
dc.date.available2024-03-04T01:11:54Z
dc.date.created2021
dc.date.issued2021
dc.description.abstractEn este documento se presenta el proceso de diseño de un acelerador por medio de hardware para el algoritmo Advance Encryption Standard (AES) de 128 bits. Este acelerador se desarrolló paraoperar como el periférico en un System-on-chip que opera con un procesador RISC-V de 32 bitsa 200MHz de frecuencia. Este acelerador tiene como finalidad mejorar el rendimiento del AES de128 bits comparado contra una implementación por software. Se presenta el diseño del aceleradordesde el diseño de los módulos y su diseño preliminar. Se presenta el proceso de mejora del diseñopreliminar, se plantea un mejor pipeline el cual mejora el tiempo de encriptación y el proceso de disminución de área llevado a cabo para el diseño final. Este diseño demora 50 ciclos de reloj en realizarel proceso de encriptación, esto sin contar la demora en el tiempo de carga de información propiadel bus. Este diseño, junto al System-on-chip, fue sintetizado para poder realizar simulaciones paracorroborar el funcionamiento y la medición del tiempo de ejecución. La implementación se realizaen una ARTIX 7 FPGA trainer board. Extrayendo la información del System-on-chip se tiene que elacelerador demora 95 ciclos de reloj contando el tiempo de carga de información. Adicionalmente serealizó una comparación del periférico contra una implementación por software. El acelerador implementado presenta una mejora cercana al 7200 % en cantidad de datos procesados comparado conuna implementación por software. También presenta una mejora en espacio utilizado cercana a la mitad, esto comparado con la literatura.
dc.description.abstractenglishThis document presents the design process of a hardware accelerator for the 128-bit Advanced Encryption Standard (AES) algorithm. This accelerator was developed to operate as the peripheral in aSystem-on-chip operating with a 32-bit RISC-V processor at 200MHz frequency. This accelerator isintended to improve the performance of 128-bit AES compared against a software implementation.The design of the accelerator is presented from module design and preliminary design. The improvement process of the preliminary design is presented, a better pipeline is proposed which improvesthe encryption time and the area reduction process carried out for the final design. This design takes 50 clock cycles to perform the encryption process, without taking into account the delay in thebus information loading time. This design, together with the System-on-chip, was synthesized to beable to perform simulations to corroborate the operation and measurement of the execution time.The implementation is performed on an ARTIX 7 FPGA trainer board. Extracting the informationfrom the System-on-chip, the accelerator takes 95 clock cycles counting the information loading time.Additionally, a comparison of the peripheral against a software implementation was performed. Theimplemented accelerator shows an improvement of about 7200 % in the amount of data processedcompared to a software implementation. It also presents an improvement in space utilization close to half, this compared to the literature.
dc.description.degreelevelPregrado
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/40978
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectSystem-On-Chip
dc.subjectFpga
dc.subjectCriptografía
dc.subjectAes.
dc.subject.keywordSystem-On-Chip
dc.subject.keywordFpga
dc.subject.keywordCryptography
dc.subject.keywordAes.
dc.titleImplementación de un acelerador para aes de 128 bits en fpga
dc.title.englishImplementacion de un acelerador para aes de 128 bits en fpga
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_7a1f
dc.type.localTesis/Trabajo de grado - Monografía - Pregrado
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Ingeniería Electrónica