A universal verification methodology for an lpddr3 memory

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dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.advisorGomez Ortiz, Hector Ivan
dc.contributor.authorRamirez Vera, Wilmer Daniel
dc.date.accessioned2024-03-03T22:44:27Z
dc.date.available2016
dc.date.available2024-03-03T22:44:27Z
dc.date.created2016
dc.date.issued2016
dc.description.abstractEste proyecto presenta un sistema de verificación digital que utiliza la Metodología Universal de Verificación (UVM) para una memoria síncrona y dinámica de acceso aleatorio (SDRAM) de 32 bits con una velocidad de reloj 800 MHz que varía en tamaños de 4, 6 u 8 Gb. Aunque la industria ha estado adoptando rápidamente a UVM como metodología de verificación para sistemas sobre chips (SoCs), la literatura académica carece de ejemplos detallados de la arquitectura de una verificación de propiedad intelectual (VIP) basada en UVM. El trabajo propuesto presenta arquitectura y operaciones no encontradas en la literatura para la verificación de una memoria LPDDR3. El sistema de verificación que se presenta comprueba la transferencia de datos de una SDRAM de alta velocidad descrita en Verilog, mediante técnicas aleatorias de generación de estímulos, herramientas de cobertura guiada y análisis automático utilizando UVM-SystemVerilog. El sistema de verificación propuesto se describe utilizando características de programación orientada a objetos (OOP), el modelado de nivel de transacción (TLM) y SystemVerilog. Además, dentro del sistema propuesto, se presenta una interfaz de memoria adaptada para funcionar como una interfaz virtual que cumple el protocolo de comunicación de la LPDDR3 y permite una comunicación estable con la memoria. El VIP basado en UVM implementado presenta características de código reutilizables y modulares que se pueden adaptar para una futura implementación de un VIP para una memoria LPDDR4. Los resultados presentados se obtuvieron a partir de pruebas realizadas en una LPDDR3 de 4GB.
dc.description.abstractenglishA universal verification methodology for an lpddr3 memory
dc.description.degreenameIngeniero Electrónico
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/35100
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programIngeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectMicroelectrónica
dc.subjectLpddr3
dc.subjectUvm
dc.subjectSoc Verification.
dc.subject.keywordThis project presents a digital verification system using the Universal Verification Methodology (UVM) for a 32- bit LPDDR3 Synchronous Dynamic Random-Access Memory (SDRAM) clocked at 800MHz that ranges in sizes of 4
dc.subject.keyword6
dc.subject.keywordor 8 Gb. Although
dc.subject.keywordindustry has been rapidly adopting UVM as a verification methodology for System-on-chip (SoC)
dc.subject.keywordacademic literature lacks detailed examples of the architecture of a UVM-based Verification Intellectual Property (VIP). The proposed work presents architecture and operations not found in the literature for the verification of an LPDDR3 memory. The verification system to be presented checks the data transfer of a high-speed SDRAM described in Verilog
dc.subject.keywordby random stimulus generation techniques
dc.subject.keywordcoverage-driven and automate analysis tools written using UVM-SystemVerilog. The proposed verification system is described using objects oriented programming (OOP)
dc.subject.keywordtransaction-level modeling (TLM)
dc.subject.keywordand SystemVerilog features. In addition
dc.subject.keywordwithin the proposed system
dc.subject.keyworda memory interface adapted to work as a virtual interface that complies the LPDDR3 handshaking and allows a stable communication with the memory is presented
dc.subject.keywordshowing its architecture and operation. The implemented UVM-based VIP presents reusable and modular code features that can be adapted for a future LPDDR4 VIP implementation. The presented results were obtained from tests performed on a 4 GB LPDDR3 version.
dc.titleA universal verification methodology for an lpddr3 memory
dc.title.englishMicroelectronics, Lpddr3, Uvm, Soc Verification.
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
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Ingeniería Electrónica