A scalable system bus for low-end performance soc

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dc.contributor.advisorRoa Fuentes, Elkim Felipe
dc.contributor.authorRomero Galindo, Juan Pablo
dc.date.accessioned2024-03-04T00:49:57Z
dc.date.available2020
dc.date.available2024-03-04T00:49:57Z
dc.date.created2020
dc.date.issued2020
dc.description.abstractHoy en día, un SoC integra una gran cantidad de módulos dentro de un único circuito integrado, por lo cual es necesario implementar un sistema de comunicaci ón robusto para comunicar cada componente del chip. Los buses son una soluci ón conveniente para la conexi ón entre los módulos, arbitrar la comunicaci ón y controlar el tiempo en el que se transfiere la información a lo largo del SoC. Aunque el bus es un componente esencial en las aplicaciones de SoC, Hay una falta de literatura que especifique problemas relacionados a este tema. Este trabajo destaca los problemas de tiempo, medido en ciclos de reloj, relacionados con la comunicaci ón ineficiente entre un maestro y un perif ´ erico en propuestas de buses est ándar. Este trabajo presenta un protocolo de bus alternativo que permite la comunicaci ón directa entre maestros y esclavos vinculados al dominio de bus de perif ´ ericos y de sistema, en aplicaciones de bajo consumo de energía. Como resultado de implementar el bus propuesto dentro de un SoC, se presenta una reducción de 5 veces el número de ciclos gastados para realizar transacciones m´ ultiples en comparaci ón con otras propuestas como TileLink y AHB-Lite / APB.
dc.description.abstractenglishNowadays, an SoC integrates a large number of modules within a single die, which requires implementing a robust communication system to link the whole chip. Buses are a convenient solution for the connection of modules, arbitrating communication, timing, and transferring information along the SoC. Although the bus is an essential component in SoC applications, there is a lack of accurate literature about the topic. This paper spotlights the energy issues related to inefficient communication between a master and a time-constrained peripheral in standard bus approaches. Here we introduce an alternative bus protocol to allow direct communication among masters and slaves linked to the peripheral and system domains in low-energy applications. As a result of implementing the proposed bus within an SoC, we present a 5X clock cycle reduction for multiple transactions when compared to TileLink and AHB-Lite/APB approaches.
dc.description.degreelevelMaestría
dc.description.degreenameMagíster en Ingeniería Electrónica
dc.format.mimetypeapplication/pdf
dc.identifier.instnameUniversidad Industrial de Santander
dc.identifier.reponameUniversidad Industrial de Santander
dc.identifier.repourlhttps://noesis.uis.edu.co
dc.identifier.urihttps://noesis.uis.edu.co/handle/20.500.14071/40640
dc.language.isospa
dc.publisherUniversidad Industrial de Santander
dc.publisher.facultyFacultad de Ingenierías Fisicomecánicas
dc.publisher.programMaestría en Ingeniería Electrónica
dc.publisher.schoolEscuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
dc.rightshttp://creativecommons.org/licenses/by/4.0/
dc.rights.accessrightsinfo:eu-repo/semantics/openAccess
dc.rights.creativecommonsAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
dc.rights.licenseAttribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.urihttp://creativecommons.org/licenses/by-nc/4.0
dc.subjectBus
dc.subjectSistemas en chip
dc.subjectBus de sistema
dc.subjectComunicación dentro del bus.
dc.subject.keywordBuses
dc.subject.keywordSystem-on-a-chip
dc.subject.keywordScalable buses
dc.subject.keywordPeripheral bus
dc.subject.keywordLow power onchip communication
dc.titleA scalable system bus for low-end performance soc
dc.title.englishA Scalable System Bus for Low-end Performance SoC
dc.type.coarhttp://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.hasversionhttp://purl.org/coar/resource_type/c_bdcc
dc.type.localTesis/Trabajo de grado - Monografía - Maestria
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